F タイル Interlaken Intel FPGA IP 設計例ample
クイックスタートガイド
F タイル Interlaken インテル® FPGA IP コアは、シミュレーション テストベンチを提供します。 ハードウェア設計例ampコンパイルとハードウェア・テストをサポートするファイルは、インテル Quartus® Prime プロ・エディション ソフトウェアのバージョン 21.4 で利用できます。 デザインexを生成するときampパラメータエディタが自動的に file設計のシミュレーション、コンパイル、およびテストに必要です。
テストベンチと設計例ample は、F タイル デバイスの NRZ および PAM4 モードをサポートします。 F-Tile Interlaken Intel FPGA IP コアは、デザイン ex を生成します。ampレーン数とデータ レートの次のサポートされている組み合わせのファイル。
IP がサポートするレーン数とデータ レートの組み合わせ
以下の組み合わせは、インテル Quartus Prime プロ・エディション ソフトウェアのバージョン 21.3 でサポートされています。 他のすべての組み合わせは、インテル Quartus Prime プロ・エディションの将来のバージョンでサポートされる予定です。
|
車線数 |
レーンレート (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | はい | – | はい | はい | – |
| 6 | – | – | – | はい | はい |
| 8 | – | – | はい | はい | – |
| 10 | – | – | はい | はい | – |
| 12 | – | はい | はい | はい | – |
図 1.設計 Ex の開発手順ample
注記： ハードウェアのコンパイルとテストは、インテル Quartus Prime プロ・エディション ソフトウェアのバージョン 21.4 で利用できます。
F タイルの Interlaken Intel FPGA IP コア デザイン exampファイルは、次の機能をサポートしています。
- 内部 TX から RX へのシリアル ループバック モード
- 固定サイズのパケットを自動生成
- 基本的なパケット チェック機能
- システム コンソールを使用して、再テストの目的でデザインをリセットする機能
図 2.高レベルのブロック図
関連情報
- F タイル Interlaken Intel FPGA IP ユーザーガイド
- F タイル Interlaken Intel FPGA IP リリースノート
ハードウェアおよびソフトウェアの要件
元をテストするにはampファイルの設計には、次のハードウェアとソフトウェアを使用します。
- インテル Quartus Prime プロ・エディション ソフトウェア バージョン 21.3
- システムコンソール
- サポートされているシミュレータ:
- シノプシス* VCS*
- シノプシス VCS MX
- Siemens* EDA ModelSim* SE または Questa*
注記： design ex のハードウェア サポートampファイルは インテル Quartus Prime プロ・エディション ソフトウェアのバージョン 21.4 で利用可能になります。
デザインの生成
図3. 手順
次の手順に従って、デザイン ex を生成します。ampファイルとテストベンチ:
- インテル Quartus Prime プロ・エディション ソフトウェアで、 File ➤ New Project Wizard で新しい インテル Quartus Prime プロジェクトを作成するか、 File ➤ Open Project を選択して、既存の インテル Quartus Prime プロジェクトを開きます。 ウィザードにより、デバイスを指定するように求められます。
- デバイス ファミリ Agilex を指定し、設計用の F タイルを備えたデバイスを選択します。
- IP カタログで、F-Tile Interlaken Intel FPGA IP を見つけてダブルクリックします。 [新しい IP バリアント] ウィンドウが表示されます。
- 最上位の名前を指定してくださいカスタム IP バリエーション用。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
- [OK] をクリックします。 パラメータエディタが表示されます。
図4.例ampファイルデザインタブ
6. [IP] タブで、IP コア バリエーションのパラメーターを指定します。
7. オン・ザ・エックスamp[デザイン] タブで、[シミュレーション] オプションを選択してテストベンチを生成します。
注: 合成オプションはハードウェア ex 用です。ampこれは、 インテル Quartus Prime プロ・エディション ソフトウェアのバージョン 21.4 で利用可能になります。
8. 生成された HDL フォーマットでは、Verilog と VHDL の両方のオプションが利用可能です。
9. [Ex の生成] をクリックします。ampル・デザイン。 選択した例ample Design Directory ウィンドウが表示されます。
10.デザインexを修正したい場合amp表示されたデフォルトのファイル ディレクトリ パスまたは名前 (ilk_f_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイルのディレクトリ名。
11。 [OK]をクリックします。
注記： F-Tile Interlaken Intel FPGA IP デザイン exampSystemPLL は自動的にインスタンス化され、F タイル Interlaken Intel FPGA IP コアに接続されます。 デザイン ex の SystemPLL 階層パスampファイルは次のとおりです。
example_design.test_env_inst.test_dut.dut.pll
デザイン ex の SystemPLLampファイルは、トランシーバーと同じ 156.26 MHz 基準クロックを共有します。
ディレクトリ構造
F タイル Interlaken Intel FPGA IP コアは、以下を生成します。 fileデザインexのsamp上：
図 5. ディレクトリ構造
表2. ハードウェア設計例ample File 説明
これら fileはample_installation_dir>/ilk_f_0_example_design ディレクトリ。
| File 名前 | 説明 |
| example_design.qpf | インテル Quartus Prime プロジェクト file. |
| example_design.qsf | インテル Quartus Prime プロジェクト設定 file |
| example_design.sdc jtag_timing_template.sdc | シノプシスの設計制約 file. コピーして独自のデザインに変更できます。 |
| sysconsole_testbench.tcl | 主要 file システムコンソールへのアクセス用 |
注記： design ex のハードウェア サポートampファイルは インテル Quartus Prime プロ・エディション ソフトウェアのバージョン 21.4 で利用可能になります。
表 3. テストベンチ File 説明
これ file の中にample_installation_dir>/ilk_f_0_example_design/example_design/rtl ディレクトリ。
| File 名前 | 説明 |
| トップ_tb.sv | トップレベルのテストベンチ file. |
表 4. テストベンチ スクリプト
これら fileはample_installation_dir>/ilk_f_0_example_design/example_design/testbench ディレクトリ
| File 名前 | 説明 |
| run_vcs.sh | テストベンチを実行する Synopsys VCS スクリプト。 |
| run_vcsmx.sh | テストベンチを実行する Synopsys VCS MX スクリプト。 |
| run_mentor.tcl | テストベンチを実行する Siemens EDA ModelSim SE または Questa スクリプト。 |
設計例のシミュレーションampテストベンチ
図 6. 手順
次の手順に従って、テストベンチをシミュレートします。
- コマンド プロンプトで、テストベンチ シミュレーション ディレクトリに移動します。 ディレクトリパスはample_installation_dir>/example_design/ テストベンチ。
- 選択したサポート対象シミュレーターのシミュレーション スクリプトを実行します。 スクリプトは、シミュレーターでテストベンチをコンパイルして実行します。 スクリプトは、シミュレーションの完了後に SOP と EOP のカウントが一致することを確認する必要があります。
表 5. シミュレーションを実行する手順
| シミュレーター | 説明書 |
|
VC |
コマンド ラインで、次のように入力します。
sh run_vcs.sh |
|
VCSMX |
コマンド ラインで、次のように入力します。
sh run_vcsmx.sh |
|
ModelSim SE または Questa |
コマンド ラインで、次のように入力します。
vsim -do run_mentor.tcl ModelSim GUI を起動せずにシミュレートする場合は、次のように入力します。
vsim -c -do run_mentor.tcl |
3. 結果を分析します。 シミュレーションが成功すると、パケットが送受信され、「Test PASSED」と表示されます。
設計exのテストベンチample は、次のタスクを完了します。
- F タイル Interlaken Intel FPGA IP コアをインスタンス化します。
- PHY ステータスを出力します。
- メタフレーム同期 (SYNC_LOCK) とワード (ブロック) 境界 (WORD_LOCK) をチェックします。
- 個々のレーンがロックされ、整列されるのを待ちます。
- パケットの送信を開始します。
- パケット統計をチェックします。
- CRC24 エラー
- SOP
- EOP
次のsampファイル出力は、成功したシミュレーション テストの実行を示しています。
デザイン Ex のコンパイルample
- 元を確保するampファイルデザインの生成が完了しました。
- インテル Quartus Prime プロ・エディション ソフトウェアで、 インテル Quartus Prime プロジェクトを開きます。ample_installation_dir>/example_design.qpf>.
- [処理] メニューで、[コンパイルの開始] をクリックします。
設計例ampファイル説明
デザインの元ampファイルは、Interlaken IP コアの機能を示しています。
設計例ampル コンポーネント
元ample design は、システムおよび PLL リファレンス クロックと必要なデザイン コンポーネントを接続します。 元ampファイル デザインは、IP コアを内部ループバック モードに設定し、IP コア TX ユーザー データ転送インターフェイスでパケットを生成します。 IP コアは、トランシーバーを介して内部ループバック パスでこれらのパケットを送信します。
IP コア レシーバーは、ループバック パスでパケットを受信した後、Interlaken パケットを処理し、RX ユーザー データ転送インターフェイスで送信します。 元ampファイルの設計は、送受信されたパケットが一致することを確認します。
F-Tile Interlaken Intel IP design exampファイルには、次のコンポーネントが含まれています。
- F タイル Interlaken Intel FPGA IP コア
- パケット ジェネレーターとパケット チェッカー
- F タイルのリファレンスおよびシステム PLL クロック インテル FPGA IP コア
インターフェイス信号
表 6. 設計例ampインタフェース信号
| ポート名 | 方向 | 幅 (ビット) | 説明 |
|
mgmt_clk |
入力 |
1 |
システムクロック入力。 クロック周波数は 100 MHz である必要があります。 |
|
pll_ref_clk |
入力 |
1 |
トランシーバー基準クロック。 RX CDR PLL を駆動します。 |
| rx_ピン | 入力 | 車線数 | レシーバ SERDES データ ピン。 |
| tx_ピン | 出力 | 車線数 | SERDES データピンを送信します。 |
| rx_pin_n(1) | 入力 | 車線数 | レシーバ SERDES データ ピン。 |
| tx_pin_n(1) | 出力 | 車線数 | SERDES データピンを送信します。 |
|
mac_clk_pll_ref |
入力 |
1 |
この信号は PLL によって駆動される必要があり、pll_ref_clk を駆動するのと同じクロック ソースを使用する必要があります。
この信号は、PAM4 モード デバイスのバリエーションでのみ使用できます。 |
| usr_pb_reset_n | 入力 | 1 | システムリセット。 |
(1) PAM4 バリアントでのみ使用できます。
インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
*その他の名称およびブランドは、一般に各社の所有物である場合があります。
地図を登録する
注記：
- 設計例ampファイルのレジスタ アドレスは 0x20** で始まり、Interlaken IP コアのレジスタ アドレスは 0x10** で始まります。
- F タイル PHY レジスタ アドレスは 0x30** で始まり、F タイル FEC レジスタ アドレスは 0x40** で始まります。 FEC レジスタは、PAM4 モードでのみ使用できます。
- アクセス コード: RO - 読み取り専用、および RW - 読み取り/書き込み。
- システム コンソールはデザイン ex を読み取りますample は、画面上のテスト ステータスを登録して報告します。
表 7. 設計例ampファイル レジスタマップ
| オフセット | 名前 | アクセス | 説明 |
| 8'h00 | 予約済み | ||
| 8'h01 | 予約済み | ||
|
8'h02 |
システム PLL リセット |
RO |
次のビットは、システム PLL リセット要求とイネーブル値を示します。
• ビット [0] – sys_pll_rst_req • ビット [1] – sys_pll_rst_en |
| 8'h03 | RX レーン アライン | RO | RX レーンのアライメントを示します。 |
|
8'h04 |
ワードロック |
RO |
[NUM_LANES–1:0] – ワード (ブロック) 境界の識別。 |
| 8'h05 | 同期がロックされています | RO | [NUM_LANES–1:0] – メタフレーム同期。 |
| 8'h06 – 8'h09 | CRC32 エラー数 | RO | CRC32 エラー数を示します。 |
| 8'h0A | CRC24 エラー数 | RO | CRC24 エラー数を示します。 |
|
8'h0B |
オーバーフロー/アンダーフロー信号 |
RO |
次のビットは次を示します。
• ビット [3] – TX アンダーフロー信号 • ビット [2] – TX オーバーフロー信号 • Bit [1] – RX オーバーフロー信号 |
| 8'h0C | SOP カウント | RO | SOP の番号を示します。 |
| 8'h0D | EOP カウント | RO | EOPの数を示します |
|
8'h0E |
エラーカウント |
RO |
次のエラーの数を示します。
• 車線のずれ • 不正なコントロール ワード • 不正なフレーミング パターン • SOP または EOP インジケータの欠落 |
| 8'h0F | send_data_mm_clk | RW | ジェネレータ信号を有効にするには、ビット [1] に 0 を書き込みます。 |
|
8'h10 |
チェッカーエラー |
チェッカーエラーを示します。 (SOPデータエラー、チャンネル番号エラー、PLDデータエラー) | |
| 8'h11 | システム PLL ロック | RO | ビット [0] は PLL ロック表示を示します。 |
|
8'h14 |
送信 SOP カウント |
RO |
パケット ジェネレータによって生成された SOP の数を示します。 |
|
8'h15 |
送信 EOP カウント |
RO |
パケット ジェネレータによって生成された EOP の数を示します。 |
| 8'h16 | 連続パケット | RW | 連続パケットを有効にするには、ビット [1] に 0 を書き込みます。 |
| 続き… | |||
| オフセット | 名前 | アクセス | 説明 |
| 8'h39 | ECC エラー数 | RO | ECC エラーの数を示します。 |
| 8'h40 | ECC訂正エラー数 | RO | 訂正された ECC エラーの数を示します。 |
| 8'h50 | タイル_tx_rst_n | WO | TX の SRC にタイルをリセットします。 |
| 8'h51 | タイル_rx_rst_n | WO | RX の SRC にタイルをリセットします。 |
| 8'h52 | tile_tx_rst_ack_n | RO | TX の SRC からのタイル リセット確認応答。 |
| 8'h53 | tile_rx_rst_ack_n | RO | RX の SRC からのタイル リセット確認応答。 |
リセット
F タイル Interlaken Intel FPGA IP コアでは、リセット (reset_n=0) を開始し、IP コアがリセット確認を返す (reset_ack_n=0) まで保持します。 リセット解除後 (reset_n=1)、リセット確認応答は初期状態に戻ります。
(reset_ack_n=1)。 デザインexではampつまり、rst_ack_sticky レジスタはリセット肯定応答のアサーションを保持し、リセットの削除をトリガーします (reset_n=1)。 設計のニーズに合った別の方法を使用できます。
重要： 内部シリアル ループバックが必要なシナリオでは、特定の順序で F タイルの TX と RX を個別に解放する必要があります。 詳細については、システム コンソール スクリプトを参照してください。
図 7.NRZ モードでのリセット シーケンス
図 8.PAM4 モードでのリセット シーケンス
F タイル Interlaken Intel FPGA IP 設計例ampユーザーガイドのアーカイブ
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| インテル Quartus Prime バージョン | IP コア バージョン | ユーザーガイド |
| 21.2 | 2.0.0 | F タイル Interlaken Intel FPGA IP 設計例ampユーザーガイド |
F-Tile Interlaken Intel FPGA IP Design Ex の文書改訂履歴ampユーザーガイド
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2021.10.04 | 21.3 | 3.0.0 | • 新しいレーン レートの組み合わせのサポートが追加されました。 詳細については、次を参照してください。 表: IP がサポートするレーン数とデータ レートの組み合わせ.
• セクションでサポートされているシミュレーターのリストを更新しました。 ハードウェアおよびソフトウェアの要件. • 次のセクションに新しいリセット レジスタを追加しました。 地図を登録する. |
| 2021.06.21 | 21.2 | 2.0.0 | 初回リリース。 |
ドキュメント / リソース
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インテル F タイル Interlaken インテル FPGA IP 設計例ample [pdf] ユーザーガイド F タイル Interlaken Intel FPGA IP 設計例ampファイル、F タイル、Interlaken Intel FPGA IP 設計例ampファイル、インテル FPGA IP 設計例ampファイル、IP 設計例ampル、デザインExample |
