インテル F タイル Interlaken FPGA IPDesign Exampユーザーガイド

コンテンツ 隠れる

1 インテル F タイル Interlaken FPGA IPDesign Exampユーザーガイド

2 1. クイックスタートガイド

3 2.設計例ampファイル説明

4 3. F タイル Interlaken Intel FPGA IP 設計例ampユーザーガイドのアーカイブ

5 4. F-Tile Interlaken Intel FPGA IP Design Ex の文書改訂履歴ampユーザーガイド

6 ドキュメント / リソース

6.1 参考文献

7 関連記事

インテル F タイル Interlaken FPGA IPDesign Exampユーザーガイド

インテル® Quartus® Prime Design Suite 向けに更新: 21.4
IP バージョン: 3.1.0

1. クイックスタートガイド

F-Tile Interlaken Intel® FPGA IP コアは、シミュレーションテストベンチとハードウェアデザイン ex を提供します。ampコンパイルとハードウェアテストをサポートするファイル。デザインexを生成するときampパラメータエディタが自動的に file設計のシミュレーション、コンパイル、およびテストに必要です。

テストベンチと設計例ample は、F タイルデバイスの NRZ および PAM4 モードをサポートします。
F-Tile Interlaken Intel FPGA IP コアは、デザイン ex を生成します。ampレーン数とデータレートの次のサポートされている組み合わせのファイル。

表 1. IP がサポートするレーン数とデータレートの組み合わせ
以下の組み合わせは、インテル Quartus® Prime プロ・エディションソフトウェアのバージョン 21.4 でサポートされています。全て
他の組み合わせは、インテル Quartus Prime プロ・エディションの将来のバージョンでサポートされる予定です。

図 1. Design Ex の開発手順ample

(1) このバリアントは、Interlaken ルックアサイドモードをサポートします。
(2) 10 レーン構成の設計の場合、F タイルには TX PMA の 12 レーンが必要であり、チャネルスキューを最小限に抑えるためにボンディングされたトランシーバーのクロッキングを有効にします。

*その他の名称およびブランドは、一般に各社の所有物である場合があります。

F タイルの Interlaken Intel FPGA IP コアデザイン exampファイルは、次の機能をサポートしています。

内部 TX から RX へのシリアルループバックモード
固定サイズのパケットを自動生成
基本的なパケットチェック機能
システムコンソールを使用して、再テストの目的でデザインをリセットする機能

図 2. 高レベルのブロック図

関連情報

F タイル Interlaken Intel FPGA IP ユーザーガイド
F タイル Interlaken Intel FPGA IP リリースノート

1.1。ハードウェアとソフトウェアの要件
元をテストするにはampファイルの設計には、次のハードウェアとソフトウェアを使用します。

インテル Quartus Prime プロ・エディションソフトウェアバージョン 21.4
インテル Quartus Prime プロ・エディション・ソフトウェアで利用可能なシステム・コンソール
サポートされているシミュレーター:
— シノプシス* VCS*
— シノプシス VCS MX
— Siemens* EDA ModelSim* SE または Questa*
— ケイデンス* Xcelium*

インテル Agilex™ I シリーズトランシーバー SoC 開発キット

1.2. デザインの生成
図 3. 手順

次の手順に従って、デザイン ex を生成します。ampファイルとテストベンチ:

インテル Quartus Prime プロ・エディションソフトウェアで、 File ➤ New Project Wizard で新しいインテル Quartus Prime プロジェクトを作成するか、 File ➤ Open Project を選択して、既存のインテル Quartus Prime プロジェクトを開きます。ウィザードにより、デバイスを指定するように求められます。

デバイスファミリ Agilex を指定し、設計用の F タイルを備えたデバイスを選択します。
IP カタログで、F-Tile Interlaken Intel FPGA IP を見つけてダブルクリックします。 [新しい IP バリアント] ウィンドウが表示されます。

最上位の名前を指定してくださいカスタム IP バリエーション用。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
[OK] をクリックします。パラメータエディタが表示されます。

図4.例ampファイルデザインタブ

6. [IP] タブで、IP コアバリエーションのパラメーターを指定します。
7. オン・ザ・エックスamp[デザイン] タブで、[シミュレーション] オプションを選択してテストベンチを生成します。 [合成] オプションを選択して、ハードウェアデザイン ex を生成します。ampル。デザイン ex を生成するには、シミュレーションオプションと合成オプションの少なくとも XNUMX つを選択する必要があります。ampル。
8. 生成された HDL フォーマットでは、Verilog と VHDL の両方のオプションが利用可能です。
9. ターゲット開発キットには、Agilex I-Series Transceiver-SOC Development Kit を選択します。

注: 開発キットオプションを選択すると、インテル Agilex I シリーズトランシーバー SoC 開発キットデバイスの部品番号 (AGIB027R31B1E2VR0) に従ってピンの割り当てが設定され、選択したデバイスとは異なる場合があります。別の PCB 上のハードウェアでデザインをテストする場合は、No development kit オプションを選択し、.qsf で適切なピン割り当てを行います。 file
10. [Ex の生成] をクリックします。ampル・デザイン。選択した例ample Design Directory ウィンドウが表示されます。
11.デザインexを修正したい場合amp表示されたデフォルトのファイルディレクトリパスまたは名前 (ilk_f_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイルのディレクトリ名。
12。 [OK]をクリックします。

注: F タイルの Interlaken Intel FPGA IP デザイン exampSystemPLL は自動的にインスタンス化され、F タイル Interlaken Intel FPGA IP コアに接続されます。デザイン ex の SystemPLL 階層パスampファイルは次のとおりです。

example_design.test_env_inst.test_dut.dut.pll

デザイン ex の SystemPLLampファイルは、トランシーバーと同じ 156.26 MHz 基準クロックを共有します。

1.3。ディレクトリ構造
F タイル Interlaken Intel FPGA IP コアは、以下を生成します。 file設計のための
examp上：
図 5. ディレクトリ構造

表 2. ハードウェア設計例ample File 説明
これら fileはample_installation_dir>/ilk_f_0_example_design ディレクトリ。

表 3. テストベンチ File 説明
これ file の中にample_installation_dir>/ilk_f_0_exampル_デザイン/example_design/rtl ディレクトリ。

表 4. テストベンチスクリプト
これら fileはample_installation_dir>/ilk_f_0_exampル_デザイン/example_design/testbench ディレクトリ。

1.4。設計例のシミュレーションampテストベンチ
図 6. 手順

次の手順に従って、テストベンチをシミュレートします。

コマンドプロンプトで、テストベンチシミュレーションディレクトリに移動します。ディレクトリパスはample_installation_dir>/example_design/テストベンチ。

選択したサポート対象シミュレーターのシミュレーションスクリプトを実行します。スクリプトは、シミュレーターでテストベンチをコンパイルして実行します。スクリプトは、シミュレーションの完了後に SOP と EOP のカウントが一致することを確認する必要があります。

表 5. シミュレーションを実行する手順

3. 結果を分析します。シミュレーションが成功すると、パケットが送受信され、「Test PASSED」と表示されます。
設計exのテストベンチample は、次のタスクを完了します。

F タイル Interlaken Intel FPGA IP コアをインスタンス化します。
PHY ステータスを出力します。
メタフレーム同期 (SYNC_LOCK) とワード (ブロック) 境界をチェックします。
(WORD_LOCK)。
個々のレーンがロックされ、整列されるのを待ちます。
パケットの送信を開始します。
パケット統計をチェックします。
— CRC24 エラー
— SOP
— EOP

次のsampファイル出力は、成功したシミュレーションテストの実行を示しています。

注: Interlaken 設計 exampファイルシミュレーションテストベンチは 100 パケットを送信し、100 パケットを受信します。

次のsampファイル出力は、Interlaken Look-aside モードのシミュレーションテストの実行が成功したことを示しています。

1.5。ハードウェアデザイン Ex のコンパイルとコンフィギュレーションample

元を確保するampファイルデザインの生成が完了しました。
インテル Quartus Prime プロ・エディションソフトウェアで、インテル Quartus Prime プロジェクトを開きます。ample_installation_dir>/example_design.qpf>.
上の処理メニューをクリック コンパイルを開始.
コンパイルが成功すると、.sof file 指定したディレクトリで利用できます。
次の手順に従って、ハードウェア ex をプログラムします。ampF タイルを使用したインテル Agilex デバイスのデザイン:
を。開発キットをホストコンピューターに接続します。
b. 開発キットの一部であるクロック制御アプリケーションを起動します。設計例の新しい周波数を設定しますamp次のようにします。
• NRZ モードの場合:
— Si5391 (U18)、OUT0: 設計要件ごとに pll_ref_clk(3) の値に設定します。
• PAM モードの場合:
— Si5391 (U45)、OUT1: 設計要件ごとに pll_ref_clk(3) の値に設定します。
— Si5391 (U19)、OUT1: 設計要件ごとに mac_pll_ref_clk(3) の値に設定します。 c. クリック ツール ➤ プログラマー ➤ ハードウェアのセットアップ。
d. プログラミングデバイスを選択します。インテル Agilex I シリーズトランシーバー SoC 開発キットを追加します。
e. 確認しておいて モード に設定されています JTAG.
f. インテル Agilex I シリーズデバイスを選択し、 デバイスを追加. プログラマは、ボード上のデバイス間の接続図を表示します。
g. のボックスをオンにします。ソフト.
h. のボックスにチェックを入れます プログラム/構成 カラム。
NS。クリック 始める.

1.6。ハードウェア設計例のテストample
F タイル Interlaken Intel FPGA IP デザイン ex をコンパイルした後ampファイルを作成してデバイスを構成すると、System Console を使用して IP コアとそのレジスタをプログラムできます。

次の手順に従って、システムコンソールを起動し、ハードウェア設計をテストします。amp上：

CRC32、CRC24、チェッカーでエラーなし。
送信された SOP および EOP は、受信された SOP および EOP と一致する必要があります。

次のsampファイル出力は、Interlaken モードでのテストの実行が成功したことを示しています。

次のsampファイル出力は、Interlaken ルックアサイドモードでのテスト実行の成功を示しています。

2.設計例ampファイル説明

デザインの元ampファイルは、Interlaken IP コアの機能を示しています。

2.1.設計例ampルコンポーネント
元ample design は、システムおよび PLL リファレンスクロックと必要なデザインコンポーネントを接続します。元ampファイルデザインは、IP コアを内部ループバックモードに設定し、IP コア TX ユーザーデータ転送インターフェイスでパケットを生成します。 IP コアは、トランシーバーを介して内部ループバックパスでこれらのパケットを送信します。

IP コアレシーバーは、ループバックパスでパケットを受信した後、Interlaken パケットを処理し、RX ユーザーデータ転送インターフェイスで送信します。元ampファイルの設計は、送受信されたパケットが一致することを確認します。

F タイルの Interlaken Intel FPGA IP デザイン exampファイルには、次のコンポーネントが含まれています。

F タイル Interlaken Intel FPGA IP コア
パケットジェネレーターとパケットチェッカー
F タイルのリファレンスおよびシステム PLL クロックインテル FPGA IP コア

2.2.設計例ampルフロー
F タイル Interlaken Intel FPGA IP ハードウェアデザイン example は次の手順を完了します。

F タイル Interlaken Intel FPGA IP および F タイルをリセットします。
Interlaken IP (システムリセット) および F タイル TX (tile_tx_rst_n) のリセットを解放します。
内部ループバックモードで F タイル Interlaken Intel FPGA IP を構成します。
F タイル RX (tile_rx_rst_n) のリセットを解除します。
ペイロードに事前定義されたデータを含む Interlaken パケットのストリームを、IP コアの TX ユーザーデータ転送インターフェイスに送信します。

受信パケットをチェックし、ステータスを報告します。ハードウェア設計exに含まれるパケットチェッカーample は、次の基本的なパケットチェック機能を提供します。
• 送信されたパケットシーケンスが正しいことを確認します。
• データの送受信中にパケット開始 (SOP) カウントとパケット終了 (EOP) カウントの両方が一致することを確認することにより、受信データが期待値と一致することを確認します。

*その他の名称およびブランドは、一般に各社の所有物である場合があります。

2.3. インターフェイス信号
表 6. 設計例ampインタフェース信号

2.4。登録マップ

注記：

設計例ampファイルのレジスタアドレスは 0x20** で始まり、Interlaken IP コアのレジスタアドレスは 0x10** で始まります。

F タイル PHY レジスタアドレスは 0x30** で始まり、F タイル FEC レジスタアドレスは 0x40** で始まります。 FEC レジスタは、PAM4 モードでのみ使用できます。
アクセスコード: RO - 読み取り専用、および RW - 読み取り/書き込み。
システムコンソールはデザイン ex を読み取りますample は、画面上のテストステータスを登録して報告します。

表 7. 設計例ampファイルレジスタマップ

表 8. 設計例ampInterlaken Look-aside Design Ex のレジスタマップample
デザイン ex を生成するときは、このレジスタマップを使用します。ampEnable Interlaken Look-aside Mode パラメーターをオンにしたファイル。

2.5. リセット
F タイル Interlaken Intel FPGA IP コアでは、リセット (reset_n=0) を開始し、IP コアがリセット確認を返す (reset_ack_n=0) まで保持します。リセットが解除された後 (reset_n=1)、リセット確認応答は初期状態 (reset_ack_n=1) に戻ります。デザインexではampつまり、rst_ack_sticky レジスタはリセット肯定応答のアサーションを保持し、リセットの削除をトリガーします (reset_n=1)。設計のニーズに合った別の方法を使用できます。

重要： 内部シリアルループバックが必要なシナリオでは、特定の順序で F タイルの TX と RX を個別に解放する必要があります。詳細については、システムコンソールスクリプトを参照してください。

図 7. NRZ モードでのリセットシーケンス

図 8. PAM4 モードでのリセットシーケンス

3. F タイル Interlaken Intel FPGA IP 設計例ampユーザーガイドのアーカイブ

IP コアバージョンがリストされていない場合は、以前の IP コアバージョンのユーザーガイドが適用されます。

4. F-Tile Interlaken Intel FPGA IP Design Ex の文書改訂履歴ampユーザーガイド

インテルコーポレーション。全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。インテルは、FPGA および半導体製品の性能を最新の状態で保証します。
インテルの標準保証に従って仕様を変更しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。インテルのお客様は、公開された情報に依存したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。

このマニュアルの詳細を読む & PDF をダウンロード: