intel Interlaken 第 2 世代 FPGA IP リリース ノート
Interlaken (第 2 世代) インテル® FPGA IP リリースノート
特定の IP コア バージョンのリリース ノートが入手できない場合、その IP コアはそのバージョンで変更されていません。 v18.1 までの IP アップデートのリリースについては、 インテル Quartus Prime Design Suite Update Release Notes を参照してください。 インテル® FPGA IP のバージョンは、 v19.1 までの インテル Quartus® Prime Design Suite ソフトウェアのバージョンと一致します。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降、インテル FPGA IP には新しいバージョン管理スキームがあります。 インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
- インテル Quartus Prime Design Suite アップデートのリリースノート
- Interlaken (第 2 世代) インテル FPGA IP ユーザーガイド
- ナレッジベースの Interlaken (第 2 世代) Intel FPGA IP のエラッタ
- Interlaken (第 2 世代) インテル Stratix 10 FPGA IP デザイン例ampユーザーガイド
- Interlaken (第 2 世代) インテル Agilex FPGA IP 設計例ampユーザーガイド
- インテル FPGA IP コアの紹介
Interlaken (第 2 世代) インテル FPGA IP v20.0.0
表 1. v20.0.0 2020.10.05
| インテル Quartus Prime バージョン | 説明 | インパクト |
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20.3 |
25.78125 Gbps のデータ レートのサポートが追加されました。 | — |
| データ レートのサポートが 25.3 Gbps から 25.28 Gbps および 25.8 Gbps から 25.78125 Gbps に変更されました。 |
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インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
その他の名前およびブランドは、他者の財産として主張される場合があります。
Interlaken (第 2 世代) インテル FPGA IP v19.3.0
表 2. v19.3.0 2020.06.22
| インテル Quartus Prime バージョン | 説明 | インパクト |
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19.3.0 |
IP は Interlaken Look-aside 機能をサポートするようになりました。 | — |
| 新しく追加されました Interlaken ルックアサイド モードを有効にする IP パラメータ エディタのパラメータ。 | Interlaken Look-aside モードで IP を設定できます。 | |
| 転送モードの選択 パラメーターは、インテル Quartus Prime ソフトウェアの現在のバージョンから削除されています。 |
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| H タイルおよび E タイル (NRZ モード) IP コアのバリエーションでレーン数 12.5 の 10 Gbps データ レート サポートを追加しました。 |
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| IP から次の信号を削除しました。
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
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| 次の新しい信号が追加されました。
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon •irx_ch0_xon • itx_ch1_xon •irx_ch1_xon • itx_valid •irx_valid • itx_idle •irx_idle • itx_ctrl • itx_credit •irx_credit |
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| 次の XNUMX つのオフセットをレジスタ マップから削除しました。
• 16分40秒 - TX_READY_XCVR • 16'h41- RX_READY_XCVR |
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| 設計exのハードウェアテストampファイルがインテル Agilex™ デバイスで利用できるようになりました。 | デザインexをテストできますampインテル Agilex F シリーズ トランシーバー SoC 開発キットのファイル。 | |
| インテル Stratix® 2 H タイルまたは E タイル デバイスをターゲットとする Interlaken (第 10 世代) IP インスタンスでは、データ レートとトランシーバー基準クロック周波数をわずかに異なる値に変更できます。 データ レートを変更する方法については、この KDB を参照してください。 |
タイルに応じてデータ レートをカスタマイズできます。 |
Interlaken (第 2 世代) インテル FPGA IP v19.2.1
表 3. v19.2.1 2019.09.27
| インテル Quartus Prime バージョン | 説明 | インパクト |
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19.3 |
E タイル トランシーバーを搭載したインテル Agilex デバイスのパブリック リリース。 | — |
| Interlaken (第 2 世代) インテル Stratix 10 FPGA IP の名前を Interlaken (第 2 世代) インテル FPGA IP に変更 |
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Interlaken (第 2 世代) インテル Stratix 10 FPGA IP v18.1 アップデート 1
表 4. バージョン 18.1 アップデート 1 2019.03.15
| 説明 | インパクト |
| マルチセグメント モードのサポートが追加されました。 | — |
| 追加した セグメント数 パラメータ。 | — |
| • 次のレーンとデータ レートの組み合わせのサポートが追加されました。
— インテル Stratix 10 L タイル デバイスの場合: • 4/12.5/25.3 Gbps レーン レートの 25.8 レーン • 8 Gbps レーン レートの 12.5 レーン — インテル Stratix 10 H タイル デバイスの場合: • 4/12.5/25.3 Gbps レーン レートの 25.8 レーン • 8/12.5/25.3 Gbps レーン レートの 25.8 レーン • 10/25.3 Gbps レーン レートの 25.8 レーン — インテル Stratix 10 E タイル (NRZ) デバイスの場合: • 4/6.25/12.5/25.3 Gbps レーン レートの 25.8 レーン • 8/12.5/25.3 Gbps レーン レートの 25.8 レーン • 10/25.3 Gbps レーン レートの 25.8 レーン • 12 Gbps レーン レートの 10.3125 レーン |
— |
| • 次の新しい送信ユーザー インターフェイス信号が追加されました。
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • 次の新しいレシーバー ユーザー インターフェイス信号を追加しました。
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (第 2 世代) インテル Stratix 10 FPGA IP v18.1
表 5. バージョン 18.1 2018.09.10
| 説明 | インパクト | 注記 |
| ドキュメント タイルの名前を次のように変更しました Interlaken (第 2 世代) インテル Stratix 10 FPGA IP ユーザーガイド |
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| Interlaken (第 2 世代) IP コアの VHDL シミュレーション モデルとテストベンチのサポートを追加しました。 |
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— |
| 次の新しいレジスタが IP コアに追加されました。 | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ 状態 |
— | これらのレジスターは、インテル Stratix 10 E タイル デバイスのバリエーションでのみ使用できます。 |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ 状態 |
Interlaken (第 2 世代) インテル FPGA IP v18.0.1
表 6. バージョン 18.0.1 2018 年 XNUMX 月
| 説明 | インパクト | 注記 |
| E-Tile トランシーバーを搭載した インテル Stratix 10 デバイスのサポートが追加されました。 |
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| PAM53.125 モードの インテル Stratix 10 E タイル デバイスに 4 Gbps データ レートのサポートを追加しました。 |
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| PAM10 モードの インテル Stratix 4 E タイル デバイス用のクロック信号 mac_clkin を追加 |
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Interlaken (第 2 世代) インテル FPGA IP v18.0
表 7. バージョン 18.0 2018 年 XNUMX 月
| 説明 | インパクト | 注記 |
| Intel のブランド変更に従って、Interlaken IP コア (第 2 世代) の名前を Interlaken (第 2 世代) Intel FPGA IP に変更しました。 |
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| レーン数 25.8 および 6 に 12 Gbps のデータ レートのサポートを追加しました。 |
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| Cadence Xcelium* Parallel シミュレーターのサポートが追加されました。 |
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Interlaken IP コア (第 2 世代) v17.1
表 8. バージョン 17.1 2017 年 XNUMX 月
| 説明 | インパクト | 注記 |
| インテル FPGA IP ライブラリーの初期リリース。 | — | — |
関連情報
Interlaken IP コア (第 2 世代) ユーザー ガイド
Interlaken (第 2 世代) インテル FPGA IP ユーザーガイドのアーカイブ
| Quartus バージョン | IP コア バージョン | ユーザーガイド |
| 20.2 | 19.3.0 | Interlaken (第 2 世代) FPGA IP ユーザー ガイド |
| 19.3 | 19.2.1 | Interlaken (第 2 世代) FPGA IP ユーザー ガイド |
| 19.2 | 19.2 | Interlaken (第 2 世代) FPGA IP ユーザー ガイド |
| 18.1.1 | 18.1.1 | Interlaken (第 2 世代) インテル Stratix 10 FPGA IP ユーザーガイド |
| 18.1 | 18.1 | Interlaken (第 2 世代) インテル Stratix 10 FPGA IP ユーザーガイド |
| 18.0.1 | 18.0.1 | Interlaken (第 2 世代) FPGA IP ユーザー ガイド |
| 18.0 | 18.0 | Interlaken (第 2 世代) インテル FPGA IP ユーザーガイド |
| 17.1 | 17.1 | Interlaken IP コア (第 2 世代) ユーザー ガイド |
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。 IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
ドキュメント / リソース
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intel Interlaken 第 2 世代 FPGA IP リリース ノート [pdf] 説明書 Interlaken 第 2 世代 FPGA IP リリース ノート、Interlaken 第 2 世代、FPGA IP リリース ノート |
