F タイル Serial Lite IV Intel FPGA IP
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド
インテル® Quartus® Prime Design Suite 向けに更新: 22.1 IP バージョン: 5.0.0
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UG-20324
ID：683074バージョン：2022.04.28
コンテンツ
コンテンツ
1. F-Tile Serial Lite IV インテル® FPGA IP ユーザーガイドについて………………………………………….. 4
2. F タイル Serial Lite IV Intel FPGA IP オーバーview…………………………………………………………。 6 2.1. リリース情報………………………………………………………………………………..7 2.2。 サポートされる機能……………………………………………………………………………….. 7 2.3. IP バージョン サポート レベル……………………………………………………………………………………..8 2.4. デバイス スピード グレードのサポート…………………………………………………………………………..8 2.5. リソースの使用率とレイテンシ………………………………………………………………………………………………………………………………………………………………………………………………………………………………9 2.6. 帯域効率………………………………………………………………………………。 9
3.はじめに…………………………………………………………………………………………。 11 3.1. Intel FPGA IPコアのインストールとライセンス………………………………………………………11 3.1.1。 インテル FPGA IP 評価モード…………………………………………………………。 11 3.2. IP パラメータとオプションの指定………………………………………………………… 14 3.3. 生成された File 構造……………………………………………………………………………… 14 3.4. Intel FPGA IP コアのシミュレーション…………………………………………………………………… 16 3.4.1. 設計のシミュレーションと検証…………………………………………………….. 17 3.5. 他の EDA ツールでの IP コアの合成……………………………………………………. 17 3.6. 完全なデザインのコンパイル…………………………………………………………………………..18
4. 機能説明…………………………………………………………………………………….. 19 4.1. TX データパス…………………………………………………………………………………………..20 4.1.1. TX MAC アダプタ………………………………………………………………………….. 21 4.1.2. コントロールワード（CW）の挿入………………………………………………………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………28 4.1.4. TX MII エンコーダー……………………………………………………………………………….29 4.1.5. TX PCS と PMA………………………………………………………………………….. 30 4.2. RXデータパス……………………………………………………………………………………。 30 4.2.1. RX PCS と PMA ……………………………………………………………………………….. 31 4.2.2. RX MII デコーダー…………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX デスキュー……………………………………………………………………………….32 4.2.5. RX CW の削除……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 35 4.3. F-Tile Serial Lite IV Intel FPGA IP クロック アーキテクチャ…………………………………………。 36 4.4。 リセットとリンクの初期化……………………………………………………………………..37 4.4.1. TX リセットおよび初期化シーケンス……………………………………………………。 38 4.4.2. RXリセットと初期化シーケンス………………………………………………. 39 4.5。 リンクレートと帯域幅効率の計算……………………………………………….. 40
5.パラメータ…………………………………………………………………………………………。 42
6. F-Tile Serial Lite IV Intel FPGA IP インターフェイス信号……………………………………………….. 44 6.1. クロック信号…………………………………………………………………………………….44 6.2. リセット信号………………………………………………………………………………………… 44 6.3. MAC信号…………………………………………………………………………………….. 45 6.4. トランシーバー再構成信号……………………………………………………………… 48 6.5. PMA信号………………………………………………………………………………………….. 49
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 2
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7. F-TileシリアルLite IV INTEL FPGA IPでの設計……………………………………………………51 7.1。 リセットのガイドライン……………………………………………………………………………….. 51 7.2. エラー処理ガイドライン…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP ユーザーガイドのアーカイブ…………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP ユーザーガイドの文書改訂履歴………53
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 3
683074 | 2022.04.28フィードバックを送信
1. F-Tile Serial Lite IV インテル® FPGA IP ユーザーガイドについて
このドキュメントでは、インテル AgilexTM デバイスの F タイル・トランシーバーを使用して F タイル・シリアル・ライト IV インテル® FPGA IP を設計するための IP 機能、アーキテクチャーの説明、生成手順、およびガイドラインについて説明します。
対象読者
このドキュメントは、次のユーザーを対象としています。
· システム レベルの設計計画段階で IP を選択する設計アーキテクト
· IP をシステム レベルの設計に統合する際のハードウェア設計者
· システムレベルのシミュレーションおよびハードウェア検証段階における検証エンジニア
関連文書
次の表に、F タイル Serial Lite IV Intel FPGA IP に関連するその他の参考資料を示します。
表1.
関連文書
参照
F タイル Serial Lite IV Intel FPGA IP 設計例ampユーザーガイド
インテル Agilex デバイスのデータシート
説明
このドキュメントでは、F タイル Serial Lite IV インテル FPGA IP デザインの生成、使用ガイドライン、および機能の説明を提供します。ampインテル Agilex デバイスのファイル。
このドキュメントでは、インテル Agilex デバイスの電気的特性、スイッチング特性、構成仕様、およびタイミングについて説明します。
表2.
CW RS-FEC PMA TX RX PAM4 NRZ
頭字語と用語集 頭字語リスト
頭字語
拡張制御ワード リード-ソロモン 前方誤り訂正 物理メディア アタッチメント 送信機 受信機 パルス-Amplitude Modulation 4 レベル Non-return-to-zero
続き…
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ISO 9001：2015登録
1. F-Tile Serial Lite IV インテル® FPGA IP ユーザーガイドについて 683074 | 2022.04.28
PCS MII XGMII
頭字語
拡張物理コーディング サブレイヤ メディアに依存しないインターフェイス 10 ギガビットのメディアに依存しないインターフェイス
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 5
683074 | 2022.04.28フィードバックを送信
2. F タイル Serial Lite IV Intel FPGA IP オーバーview
図1.
F-Tile Serial Lite IV Intel FPGA IP は、チップ間、ボード間、およびバックプレーン アプリケーションの高帯域幅データ通信に適しています。
F タイル Serial Lite IV Intel FPGA IP には、メディア アクセス制御 (MAC)、物理コーディング サブレイヤー (PCS)、および物理メディア アタッチメント (PMA) ブロックが組み込まれています。 この IP は、最大 56 つの PAM4 レーンでレーンあたり最大 28 Gbps のデータ転送速度、または最大 16 NRZ レーンでレーンあたり XNUMX Gbps のデータ転送速度をサポートします。 この IP は、高帯域幅、低オーバーヘッド フレーム、低 I/O カウントを提供し、レーン数と速度の両方で高いスケーラビリティをサポートします。 この IP は、F タイル トランシーバーのイーサネット PCS モードで幅広いデータ レートをサポートすることで、簡単に再構成することもできます。
この IP は、次の XNUMX つの送信モードをサポートしています。
· 基本モード – これは、帯域幅を増やすためにパケットの開始、空のサイクル、およびパケットの終了なしでデータが送信される純粋なストリーミング モードです。 IP は最初の有効なデータをバーストの開始と見なします。
· フル モード - これはパケット転送モードです。 このモードでは、IP はバーストと同期サイクルをパケットの最初と最後にデリミタとして送信します。
F タイル Serial Lite IV の高レベルのブロック図
Avalon ストリーミング インターフェイス TX
F タイル Serial Lite IV Intel FPGA IP
マック送信
TX USRIF_CTRL
64*n レーン ビット (NRZ モード)/2*n レーン ビット (PAM4 モード)
送信 MAC
CW
アダプターインサート
MII エンコード
カスタムPCS
送信 PC
TX MⅡ
EMIB エンコード スクランブラー FEC
TX PMA
n レーン ビット (PAM4 モード)/ n レーン ビット (NRZ モード)
TX シリアル インターフェイス
Avalon ストリーミング インターフェイス RX
64*n レーン ビット (NRZ モード)/2*n レーン ビット (PAM4 モード)
RX
受信機
CW RMV
傾き補正
MII
& アライン デコード
RXMⅡ
EMIB
デコードブロック同期 & FEC デスクランブラー
RX PMA
CSR
2n レーン ビット (PAM4 モード)/n レーン ビット (NRZ モード) RX シリアル インターフェイス
Avalon メモリ マップト インターフェイス レジスタ コンフィギュレーション
伝説
ソフトロジック
ハードロジック
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
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2. F タイル Serial Lite IV Intel FPGA IP オーバーview 683074 | 2022.04.28
F タイル Serial Lite IV Intel FPGA IP デザイン ex を生成できます。ampIP 機能の詳細については、ファイルを参照してください。 F-Tile Serial Lite IV Intel FPGA IP Design Ex を参照してください。ampル ユーザー ガイド。
関連情報 · 機能の説明 (19 ページ) · F-Tile Serial Lite IV Intel FPGA IP Design Exampユーザーガイド
2.1. リリース情報
インテル FPGA IP のバージョンは、 v19.1 までの インテル Quartus® Prime Design Suite ソフトウェアのバージョンと一致します。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降、インテル FPGA IP には新しいバージョン管理スキームがあります。
インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
· X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
· Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
· Z は、IP に軽微な変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
表3.
F-Tile Serial Lite IV Intel FPGA IP リリース情報
アイテム IP バージョン インテル Quartus Prime バージョン リリース日 注文コード
5.0.0 22.1 2022.04.28 IP-SLITE4F
説明
2.2。 サポートされている機能
次の表に、F タイル Serial Lite IV インテル FPGA IP で利用可能な機能を示します。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 7
2. F タイル Serial Lite IV Intel FPGA IP オーバーview 683074 | 2022.04.28
表4.
F タイル Serial Lite IV Intel FPGA IP の機能
特徴
説明
データ転送
· PAM4 モードの場合:
— FHT は、最大 56.1 レーンのレーンあたり 58、116、および 4 Gbps のみをサポートします。
— FGT は、最大 58 レーンでレーンあたり最大 12 Gbps をサポートします。
PAM18 モードでサポートされるトランシーバー データ レートの詳細については、42 ページの表 4 を参照してください。
・NRZモードの場合：
— FHT は、レーンあたり 28.05 および 58 Gbps のみをサポートし、最大 4 レーンです。
— FGT は、最大 28.05 レーンでレーンあたり最大 16 Gbps をサポートしています。
NRZ モードでサポートされるトランシーバー データ レートの詳細については、18 ページの表 42 を参照してください。
· 連続ストリーミング (基本) またはパケット (フル) モードをサポートします。
· 低オーバーヘッド フレーム パケットをサポートします。
· すべてのバースト サイズのバイト粒度転送をサポートします。
· ユーザー開始または自動車線調整をサポートします。
· プログラム可能な整列期間をサポートします。
PCS
· ソフト ロジック リソースを削減するために、Intel Agilex F タイル トランシーバーとインターフェイスするハード IP ロジックを使用します。
・4GBASE-KP100仕様のPAM4変調方式に対応。 この変調モードでは、RS-FEC は常に有効です。
· オプションの RS-FEC 変調モードで NRZ をサポートします。
· 64b/66b エンコードのデコードをサポートします。
エラーの検出と処理
· TX および RX データ パスでの CRC エラー チェックをサポートします。 ・RXリンクのエラーチェックに対応。 · RX PCS のエラー検出をサポートします。
インターフェース
· 独立リンクによる全二重パケット転送のみをサポートします。
· 低転送レイテンシーで複数の FPGA デバイスへのポイント ツー ポイント インターコネクトを使用します。
· ユーザー定義コマンドをサポートします。
2.3. IP バージョン サポート レベル
F タイル Serial Lite IV インテル FPGA IP に対する インテル Quartus Prime ソフトウェアおよびインテル FPGA デバイスのサポートは次のとおりです。
表5.
IP バージョンとサポート レベル
インテル Quartus Prime 22.1
デバイス インテル Agilex F タイル トランシーバー
IP バージョン シミュレーション コンパイル ハードウェア デザイン
5.0.0
2.4. デバイス スピード グレードのサポート
F タイル Serial Lite IV インテル FPGA IP は、インテル Agilex F タイル デバイスに対して次のスピード グレードをサポートします。 · トランシーバー スピード グレード: -1、-2、および -3 · コア スピード グレード: -1、-2、および - 3
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2. F タイル Serial Lite IV Intel FPGA IP オーバーview 683074 | 2022.04.28
関連情報
インテル Agilex Device Data Sheet インテル Agilex F タイル トランシーバーでサポートされているデータ レートに関する詳細情報。
2.5。 リソースの使用率とレイテンシ
F タイル Serial Lite IV インテル FPGA IP のリソースとレイテンシーは、 インテル Quartus Prime プロ・エディション ソフトウェア バージョン 22.1 から取得されました。
表6.
インテル Agilex F-Tile Serial Lite IV インテル FPGA IP リソース使用率
レイテンシの測定は、TX コア入力から RX コア出力までの往復レイテンシに基づいています。
トランシーバータイプ
変異体
データレーン数 モード RS-FEC ALM
レイテンシ (TX コア クロック サイクル)
FGT
28.05Gbps NRZ16
基本障害者 21,691 65
16
完全無効 22,135 65
16
基本有効 21,915 189
16
フル有効 22,452 189
58Gbps PAM4 12
基本有効 28,206 146
12
フル有効 30,360 146
ＦＨＴ
58Gbps NRZ
4
基本有効 15,793 146
4
フル有効 16,624 146
58Gbps PAM4 4
基本有効 15,771 154
4
フル有効 16,611 154
116Gbps PAM4 4
基本有効 21,605 128
4
フル有効 23,148 128
2.6. 帯域幅効率
表7.
帯域幅効率
変数 トランシーバー モード
ＰＡＭ２３２０
ストリーミングモード RS-FEC
完全有効
基本有効
Gbps 単位のシリアル インターフェイス ビット レート (RAW_RATE)
転送のバースト サイズ (ワード数) (BURST_SIZE) (1)
クロック サイクルのアライメント期間 (SRL4_ALIGN_PERIOD)
56.0 2,048 4,096
56.0 4,194,304 4,096
設定
NRZ
満杯
無効
有効
28.0
28.0
2,048
2,048
4,096
4,096
基本無効 28.0
有効 28.0
4,194,304
4,194,304
4,096
4,096 続き…
(1) Basic モードの BURST_SIZE が無限大に近づくため、大きな数値が使用されます。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 9
2. F タイル Serial Lite IV Intel FPGA IP オーバーview 683074 | 2022.04.28
変数
設定
64/66b エンコード
0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697
バースト サイズのオーバーヘッド (ワード数) (BURST_SIZE_OVHD)
2 (2)
0 (3)
2 (2)
2 (2)
0 (3)
0 (3)
アライメント マーカー周期 81,915 クロック サイクル (ALIGN_MARKER_PERIOD)
81,915
81,916
81,916
81,916
81,916
5 のアライメント マーカーの幅
5
0
4
0
4
クロックサイクル
(ALIGN_MARKER_WIDTH)
帯域効率 (4)
0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616
実効速度 (Gbps) (5)
54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248
最大ユーザー クロック周波数 (MHz) (6)
423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457
関連情報 リンク速度と帯域幅効率の計算 (40 ページ)
(2) フル モードでは、BURST_SIZE_OVHD のサイズには、データ ストリーム内の START/END ペアのコントロール ワードが含まれます。
(3) Basic モードの場合、ストリーミング中に START/END がないため、BURST_SIZE_OVHD は 0 です。
(4) 帯域幅効率の計算については、リンク レートと帯域幅効率の計算を参照してください。
(5) 実効レートの計算については、「リンク レートと帯域幅効率の計算」を参照してください。
(6) 最大ユーザー クロック周波数の計算については、リンク レートと帯域幅効率の計算を参照してください。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 10
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683074 | 2022.04.28フィードバックを送信
3. はじめに
3.1. インテル FPGA IP コアのインストールとライセンス
インテル Quartus Prime ソフトウェアのインストールには、インテル FPGA IP ライブラリーが含まれています。 このライブラリは、追加のライセンスを必要とせずに、プロダクションで使用するための多くの有用な IP コアを提供します。 一部の Intel FPGA IP コアでは、製品で使用するために別のライセンスを購入する必要があります。 インテル FPGA IP 評価モードでは、完全な製品 IP コア ライセンスの購入を決定する前に、シミュレーションとハードウェアでこれらのライセンスされたインテル FPGA IP コアを評価できます。 ハードウェアのテストを完了し、IP を本番環境で使用する準備が整ったら、ライセンスを取得したインテル IP コアの完全な本番ライセンスを購入するだけで済みます。
インテル Quartus Prime ソフトウェアは、デフォルトで次の場所に IP コアをインストールします。
図2.
IP コアのインストール パス
intelFPGA(_pro) quartus – インテル Quartus Prime ソフトウェアを含む ip – インテル FPGA IP ライブラリーとサードパーティー IP コアを含む altera – インテル FPGA IP ライブラリーのソースコードを含む– インテル FPGA IP ソースを含む files
表8.
IP コアのインストール場所
位置
ソフトウェア
:intelFPGA_proquartusipaltera
インテル Quartus Prime プロ・エディション
:/intelFPGA_pro/quartus/ip/altera インテル Quartus Prime プロ・エディション
プラットフォーム Windows* Linux*
注記：
インテル Quartus Prime ソフトウェアは、インストール パスでスペースをサポートしていません。
3.1.1. インテル FPGA IP 評価モード
無料のインテル FPGA IP 評価モードを使用すると、購入前にシミュレーションおよびハードウェアでライセンス済みのインテル FPGA IP コアを評価できます。 インテル FPGA IP 評価モードは、追加のライセンスなしで次の評価をサポートします。
· システム内のライセンスされた Intel FPGA IP コアの動作をシミュレートします。 · IP コアの機能、サイズ、および速度を迅速かつ簡単に検証します。 · 時間制限のあるデバイス プログラミングを生成する files IP コアを含むデザインの場合。 · IP コアを使用してデバイスをプログラムし、ハードウェアで設計を検証します。
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
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3. はじめに
683074 | 2022.04.28
インテル FPGA IP 評価モードは、次の操作モードをサポートしています。
· テザー - ボードとホスト コンピューター間の接続により、ライセンスされた Intel FPGA IP を含むデザインを無期限に実行できます。 テザー モードでは、シリアル ジョイント テスト アクション グループ (JTAG) J 間に接続されたケーブルTAG ボード上のポートと、ハードウェア評価期間中に インテル Quartus Prime Programmer を実行しているホスト コンピューター。 Programmer には、 インテル Quartus Prime ソフトウェアの最小限のインストールのみが必要であり、 インテル Quartus Prime ライセンスは必要ありません。 ホスト コンピュータは、J 経由で定期的な信号をデバイスに送信することにより、評価時間を制御します。TAG ポート。 デザイン内のすべてのライセンス済み IP コアがテザー モードをサポートしている場合、評価時間は IP コアの評価が期限切れになるまで続きます。 すべての IP コアが無制限の評価時間をサポートしている場合、デバイスはタイムアウトしません。
· Untethered – ライセンスされた IP を含むデザインを限られた時間だけ実行できます。 デバイスが インテル Quartus Prime ソフトウェアを実行しているホストコンピューターから切断されると、IP コアは untethered モードに戻ります。 また、設計内の他のライセンス済み IP コアがテザー モードをサポートしていない場合、IP コアは非テザー モードに戻ります。
デザイン内のライセンスされたインテル FPGA IP の評価期限が切れると、デザインは機能を停止します。 デザイン内のいずれかの IP コアがタイムアウトすると、Intel FPGA IP Evaluation Mode を使用するすべての IP コアが同時にタイムアウトします。 評価期限が切れたら、ハードウェア検証を続行する前に FPGA デバイスを再プログラムする必要があります。 プロダクション用に IP コアの使用を拡張するには、IP コアのフル プロダクション ライセンスを購入してください。
無制限のデバイス プログラミングを生成する前に、ライセンスを購入し、完全な製品ライセンス キーを生成する必要があります。 file. インテル FPGA IP 評価モード中、コンパイラーは時間制限のあるデバイス・プログラミングのみを生成します file ( _time_limited.sof) は制限時間で失効します。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 12
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3. はじめに 683074 | 2022.04.28
図3.
インテル FPGA IP 評価モードのフロー
インテル Quartus Prime ソフトウェアとインテル FPGA IP ライブラリーのインストール
ライセンス取得済みインテル FPGA IP コアのパラメーター化とインスタンス化
サポートされているシミュレータで IP を確認する
インテル Quartus Prime ソフトウェアでデザインをコンパイルする
時間制限のあるデバイス プログラミングの生成 File
インテル FPGA デバイスをプログラムし、ボード上で動作を検証する
プロダクションで使用できる IP がありませんか?
はい、完全な製品を購入します
IPライセンス
注記：
商用製品にライセンス IP を含める
パラメーター化の手順と実装の詳細については、各 IP コアのユーザー ガイドを参照してください。
インテルは、IP コアのライセンスを、シートごとに永久に付与します。 ライセンス料金には、初年度の保守とサポートが含まれています。 最初の XNUMX 年を超えて更新、バグ修正、およびテクニカル サポートを受けるには、保守契約を更新する必要があります。 プログラミングを生成する前に、製品ライセンスを必要とするインテル FPGA IP コアのフル製品ライセンスを購入する必要があります。 file時間無制限でご利用いただけます。 インテル FPGA IP 評価モード中、コンパイラーは時間制限のあるデバイス・プログラミングのみを生成します file ( _time_limited.sof) は制限時間で失効します。 製品版のライセンス キーを取得するには、インテル FPGA セルフサービス ライセンス センターにアクセスしてください。
インテル FPGA ソフトウェア・ライセンス契約は、ライセンス付与された IP コア、 インテル Quartus Prime デザイン・ソフトウェア、およびすべてのライセンス付与されていない IP コアのインストールと使用を管理します。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 13
3. はじめに 683074 | 2022.04.28
関連情報 · インテル FPGA ライセンス・サポート・センター · インテル FPGA ソフトウェアのインストールとライセンスの紹介
3.2. IP パラメータとオプションの指定
IP パラメーター エディターを使用すると、カスタム IP バリエーションをすばやく構成できます。 以下の手順を使用して、 インテル Quartus Prime プロ・エディション ソフトウェアで IP オプションとパラメーターを指定します。
1. F タイル Serial Lite IV インテル FPGA IP を統合する インテル Quartus Prime プロ・エディションのプロジェクトをまだ持っていない場合は、作成する必要があります。 a. インテル Quartus Prime プロ・エディションで、 File 新しい Quartus Prime プロジェクトを作成する New Project Wizard、または File プロジェクトを開くと、既存の Quartus Prime プロジェクトが開きます。 ウィザードにより、デバイスを指定するように求められます。 b. デバイス ファミリ Intel Agilex を指定し、IP のスピード グレード要件を満たすプロダクション F タイル デバイスを選択します。 c. [完了] をクリックします。
2. IP カタログで、F-Tile Serial Lite IV Intel FPGA IP を見つけて選択します。 [新しい IP バリエーション] ウィンドウが表示されます。
3. 新しいカスタム IP バリエーションの最上位の名前を指定します。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
4. [OK] をクリックします。 パラメータエディタが表示されます。 5. IP バリエーションのパラメーターを指定します。 パラメータのセクションを参照してください。
F タイル Serial Lite IV Intel FPGA IP パラメーターに関する情報。 6. 必要に応じて、シミュレーション テストベンチまたはコンパイルおよびハードウェア デザインを生成します。
exampファイル、Design Ex の指示に従ってください。ampル ユーザー ガイド。 7. [HDL の生成] をクリックします。 [生成] ダイアログ ボックスが表示されます。 8. 出力を指定する file 生成オプションを選択し、[生成] をクリックします。 IPバリエーション
files は指定に従って生成されます。 9. [完了] をクリックします。 パラメーター エディターは、最上位の .ip を追加します。 file 現在の
自動的に投影します。 .ip を手動で追加するように求められた場合 file プロジェクトに追加するには、[プロジェクトの追加と削除] をクリックします。 Files をプロジェクトに追加して file. 10. IP バリエーションを生成してインスタンス化したら、適切なピン割り当てを行ってポートを接続し、適切なインスタンスごとの RTL パラメーターを設定します。
関連情報 パラメータ (42 ページ)
3.3. 生成された File 構造
インテル Quartus Prime プロ・エディション ソフトウェアは、以下の IP 出力を生成します file 構造。
についての情報 file デザインexの構造ampF-Tile Serial Lite IV Intel FPGA IP Design Ex を参照してください。ampル ユーザー ガイド。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 14
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3. はじめに 683074 | 2022.04.28
図 4. 生成された F タイル Serial Lite IV Intel FPGA IP Files
.ip – IP 統合 file
IP変動 files
_ IP変動 files
exampルデザイン
.cmp – VHDL コンポーネント宣言 file _bb.v – Verilog HDL ブラック ボックス EDA 合成 file _inst.v および .vhd – Sampファイル インスタンス化テンプレート.xml - XML レポート file
ExampIP コア デザインのファイルの場所 example file秒。 デフォルトの場所はexですample_design を使用しますが、別のパスを指定するよう求められます。
.qgsimc – インクリメンタル再生成をサポートするシミュレーション パラメーターを一覧表示します.qgsynthc – インクリメンタル再生成をサポートする合成パラメータをリストします
.qip – IP 合成を一覧表示します files
_generation.rpt - IP 生成レポート
.sopcinfo - ソフトウェア ツール チェーンの統合 file .html - 接続およびメモリ マップ データ
.csv – ピン割り当て file
.spd – 個々のシミュレーション スクリプトを結合します
シムシミュレーション files
シンセ IP シンセシス files
.v 最上位シミュレーション file
.v 最上位 IP 合成 file
シミュレータ スクリプト
サブコア ライブラリ
シンセ
サブコア合成 files
シム
サブコア シミュレーション files
<HDL files>
<HDL files>
表9.
F タイル Serial Lite IV Intel FPGA IP 生成 Files
File 名前
説明
.ip
Platform Designer システムまたは最上位の IP バリエーション file. は、IP バリエーションに付ける名前です。
.cmp
VHDL コンポーネント宣言 (.cmp) file テキストです file VHDL デザインで使用できるローカル ジェネリックおよびポート定義を含む files.
.html
接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリ マップ、およびパラメーターの割り当てを含むレポート。
_generation.rpt
IP または Platform Designer の生成ログ file. IP 生成中のメッセージの概要。
.qgsimc
インクリメンタル再生をサポートするシミュレーション パラメータをリストします。
.qgsynthc
インクリメンタル再生をサポートする合成パラメータをリストします。
.qip
インテル Quartus Prime ソフトウェアに IP コンポーネントを統合してコンパイルするために必要な、IP コンポーネントに関するすべての情報が含まれています。
続き…
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 15
3. はじめに 683074 | 2022.04.28
File 名前.sopcinfo
.csv .spd _bb.v _inst.v または _inst.vhd .regmap
.svd
.v または.vhd メンター/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /
説明
Platform Designer システムでの接続と IP コンポーネントのパラメーター化について説明します。 IP コンポーネントのソフトウェア ドライバーを開発するときに、その内容を解析して要件を取得できます。 Nios® II ツール チェーンなどのダウンストリーム ツールは、これを使用します。 file. .sopcinfo file および system.h file Nios II ツール チェーン用に生成されたファイルには、スレーブにアクセスする各マスターに関連する各スレーブのアドレス マップ情報が含まれます。 マスタが異なれば、特定のスレーブ コンポーネントにアクセスするためのアドレス マップも異なる場合があります。
IP コンポーネントのアップグレード ステータスに関する情報が含まれます。
必須入力 file サポートされているシミュレータのシミュレーション スクリプトを生成する ip-make-simscript 用。 .spd file のリストが含まれています fileは、初期化できるメモリに関する情報とともに、シミュレーション用に生成されます。
Verilog ブラック ボックス (_bb.v) を使用できます。 file ブラック ボックスとして使用するための空のモジュール宣言として。
HDLexampファイル インスタンス化テンプレート。 この内容をコピーして貼り付けることができます file あなたのHDLに file IP バリエーションをインスタンス化します。
IP にレジスタ情報が含まれている場合、.regmap file 生成します。 .regmap file マスターおよびスレーブ インターフェイスのレジスタ マップ情報について説明します。 これ file .sopcinfo を補完します file システムに関するより詳細な登録情報を提供することによって。 これにより、レジスタ表示が可能になります viewおよびユーザーがカスタマイズ可能なシステム コンソールの統計。
ハード プロセッサ システム (HPS) システム デバッグ ツールを使用して、 view Platform Designer システムで HPS に接続されたペリフェラルのレジスタ マップ。 合成中、.svd fileシステム コンソール マスターに表示されるスレーブ インターフェイスの s は、.sof ファイルに保存されます。 file デバッグセクションで。 システム コンソールはこのセクションを読み取り、プラットフォーム デザイナーはレジスタ マップ情報を照会できます。 システム スレーブの場合、プラットフォーム デザイナーはレジスターに名前でアクセスできます。
ＨＤＬ file合成またはシミュレーション用に各サブモジュールまたは子 IP をインスタンス化する s。
シミュレーションをセットアップして実行するための ModelSim*/QuestaSim* スクリプト msim_setup.tcl が含まれています。
VCS* シミュレーションをセットアップして実行するためのシェルスクリプト vcs_setup.sh が含まれています。 シェル スクリプト vcsmx_setup.sh および synopsys_sim.setup が含まれています。 file VCS MX シミュレーションをセットアップして実行します。
シェル スクリプト xcelium_setup.sh およびその他のセットアップが含まれています files Xcelium* シミュレーションをセットアップして実行します。
HDLを含む files IP サブモジュール用。
生成された子 IP ディレクトリごとに、プラットフォーム デザイナーは、synth/ および sim/ サブディレクトリを生成します。
3.4。 Intel FPGA IP コアのシミュレーション
インテル Quartus Prime ソフトウェアは、特定の EDA シミュレーターで IP コア RTL シミュレーションをサポートします。 IP 生成オプションでシミュレーションを作成 files、機能シミュレーション モデル、任意のテストベンチ (または exampファイル デザイン)、および各 IP コアのベンダー固有のシミュレーター セットアップ スクリプト。 機能シミュレーション モデルと任意のテストベンチまたは ex を使用できます。ampシミュレーション用のファイル設計。 IP 生成の出力には、テストベンチをコンパイルして実行するためのスクリプトも含まれる場合があります。 スクリプトには、IP コアをシミュレートするために必要なすべてのモデルまたはライブラリが一覧表示されます。
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3. はじめに 683074 | 2022.04.28
インテル Quartus Prime ソフトウェアは、多くのシミュレーターとの統合を提供し、独自のスクリプトおよびカスタム シミュレーション フローを含む複数のシミュレーション フローをサポートします。 どちらのフローを選択しても、IP コアのシミュレーションには次の手順が含まれます。
1. IP HDL、テストベンチ (または example design)、およびシミュレータ セットアップ スクリプト files.
2. シミュレーター環境とシミュレーション スクリプトをセットアップします。
3. シミュレーション モデル ライブラリをコンパイルします。
4. シミュレーターを実行します。
3.4.1. 設計のシミュレーションと検証
デフォルトでは、パラメーター・エディターはインテル® FPGA IP モデルとシミュレーション・モデル・ライブラリーをコンパイル、エラボレート、およびシミュレーションするためのコマンドを含むシミュレーター固有のスクリプトを生成します file秒。 コマンドをシミュレーション テストベンチ スクリプトにコピーするか、これらを編集できます。 file■ デザインとテストベンチをコンパイル、エラボレート、およびシミュレーションするためのコマンドを追加します。
表 10. Intel FPGA IP コアのシミュレーション スクリプト
シミュレーター
File ディレクトリ
モデルシム
_sim/メンター
クエスタシム
VC
_sim/シノプシス/vcs
VCSMX
_sim/シノプシス/vcsmx
エクセリウム
_sim/エクセリウム
スクリプト msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh
3.5。 他の EDA ツールでの IP コアの合成
オプションで、サポートされている別の EDA ツールを使用して、インテル FPGA IP コアを含むデザインを合成します。 IP コアの合成を生成する場合 file■ サードパーティの EDA 合成ツールで使用する場合、エリアとタイミングの見積もりネットリストを作成できます。 生成を有効にするには、IP バリエーションをカスタマイズするときに、サードパーティの EDA 合成ツールのタイミングとリソースの見積もりを作成するをオンにします。
面積とタイミングの推定ネットリストには、IP コアの接続とアーキテクチャが記述されていますが、実際の機能に関する詳細は含まれていません。 この情報により、特定のサードパーティ合成ツールでエリアおよびタイミングの見積もりをより適切にレポートできるようになります。 さらに、合成ツールはタイミング情報を使用して、タイミング駆動型の最適化を実現し、結果の品質を向上させることができます。
インテル Quartus Prime ソフトウェアは、 _syn.v ネットリスト file 出力に関係なく、Verilog HDL 形式で file 指定した形式。 このネットリストを合成に使用する場合は、IP コア ラッパーを含める必要があります。 file .v またはインテル Quartus Prime プロジェクトの .vhd。
(7) インテル Quartus Prime ソフトウェアからサードパーティの EDA シミュレーターを起動できるようにする EDA ツール オプションをセットアップしなかった場合は、このスクリプトを ModelSim または QuestaSim シミュレーターの Tcl コンソールで実行します (インテル Quartus Prime ソフトウェアでは実行しません)。 Tcl コンソール) を使用して、エラーを回避します。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 17
3. はじめに 683074 | 2022.04.28
3.6. 完全なデザインのコンパイル
インテル Quartus Prime プロ・エディション・ソフトウェアの Processing メニューの Start Compilation コマンドを使用して、デザインをコンパイルできます。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 18
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683074 | 2022.04.28フィードバックを送信
4. 機能説明
図5.
F-Tile Serial Lite IV Intel FPGA IP は、MAC および Ethernet PCS で構成されています。 MAC は、MII インターフェイスを介してカスタム PCS と通信します。
IP は XNUMX つの変調モードをサポートします。
· PAM4 – 選択用に 1 ～ 12 のレーン数を提供します。 IP は、PAM4 変調モードでレーンごとに XNUMX つの PCS チャネルを常にインスタンス化します。
· NRZ - 選択用に 1 ～ 16 のレーン数を提供します。
各変調モードは、次の XNUMX つのデータ モードをサポートします。
· 基本モード – これは、帯域幅を増やすためにパケットの開始、空のサイクル、およびパケットの終了なしでデータが送信される純粋なストリーミング モードです。 IP は最初の有効なデータをバーストの開始と見なします。
基本モードのデータ転送 tx_core_clkout tx_avs_ready
tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9
rx_avs_valid rx_avs_data
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ISO 9001：2015登録
4. 機能説明 683074 | 2022.04.28
図6.
· フル モード - これはパケット モードのデータ転送です。 このモードでは、IP はバーストと同期サイクルをパケットの最初と最後にデリミタとして送信します。
フル モード データ転送 tx_core_clkout
tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9
rx_avs_data
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9
関連情報 · F-Tile Serial Lite IV Intel FPGA IP オーバーview 6 ページの · F-Tile Serial Lite IV Intel FPGA IP Design Exampユーザーガイド
4.1. TX データパス
TX データパスは次のコンポーネントで構成されます。 · MAC アダプター · コントロール ワード挿入ブロック · CRC · MII エンコーダー · PCS ブロック · PMA ブロック
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 20
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4. 機能説明 683074 | 2022.04.28
図 7. TX データパス
ユーザーロジックから
送信 MAC
Avalon ストリーミング インターフェイス
MACアダプター
制御語の挿入
CRCP
MII エンコーダー
MII インターフェース カスタム PCS
PCSとPMA
他の FPGA デバイスへの TX シリアル インターフェイス
4.1.1. TX MAC アダプター
TX MAC アダプターは、Avalon® ストリーミング インターフェイスを使用してユーザー ロジックへのデータ送信を制御します。 このブロックは、ユーザー定義の情報送信とフロー制御をサポートします。
ユーザー定義情報の転送
フル モードでは、IP は tx_is_usr_cmd 信号を提供します。これを使用して、ユーザー ロジックへの XOFF/XON 送信などのユーザー定義情報サイクルを開始できます。 この信号をアサートすることでユーザー定義の情報送信サイクルを開始し、tx_avs_startofpacket および tx_avs_valid 信号のアサートと共に tx_avs_data を使用して情報を転送できます。 その後、ブロックは XNUMX サイクルの間 tx_avs_ready をディアサートします。
注記：
ユーザー定義情報機能は、完全モードでのみ使用できます。
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4. 機能説明 683074 | 2022.04.28
図8.
フロー制御
リンクの再アライメント プロセス中や、ユーザー ロジックからの送信に使用できるデータがない場合など、TX MAC がユーザー ロジックからデータを受信する準備ができていない状況があります。 これらの条件によるデータ損失を回避するために、IP は tx_avs_ready 信号を使用してユーザー ロジックからのデータ フローを制御します。 次の条件が発生すると、IP は信号をディアサートします。
· tx_avs_startofpacket がアサートされると、tx_avs_ready が XNUMX クロック サイクルの間ディアサートされます。
· tx_avs_endofpacket がアサートされると、tx_avs_ready が XNUMX クロック サイクルの間ディアサートされます。
· ペアの CW がアサートされると、tx_avs_ready が XNUMX クロック サイクルの間ディアサートされます。
· RS-FEC アライメント マーカーの挿入がカスタム PCS インターフェイスで発生すると、tx_avs_ready が XNUMX クロック サイクルの間ディアサートされます。
· PAM17 変調モードでは 4 イーサネット コア クロック サイクルごと、NRZ 変調モードでは 33 イーサネット コア クロック サイクルごと。 tx_avs_ready は XNUMX クロック サイクルの間ディアサートされます。
· ユーザー ロジックがデータ送信がないときに tx_avs_valid をディアサートする場合。
次のタイミング図は例ですampデータ フロー制御に tx_avs_ready を使用する TX MAC アダプタのファイル。
tx_avs_valid デアサートと START/END ペア CW によるフロー制御
tx_core_clkout
tx_avs_valid tx_avs_data
DN
D0
D1 D2 D3
有効な信号のアサート解除
D4
D5 D6
tx_avs_ready tx_avs_startofpacket
END-STRT CW を挿入するための XNUMX サイクルの Ready 信号のアサート解除
tx_avs_endofpacket
usrif_data
DN
D0
D1 D2 D3
D4
D5
CW_データ
DN 終了 STRT D0 D1 D2 D3 空 D4
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4. 機能説明 683074 | 2022.04.28
図9.
アライメントマーカー挿入によるフロー制御
tx_core_clkout tx_avs_valid
tx_avs_data tx_avs_ready
DN-5 DN-4 DN-3 DN-2 DN-1
D0
DN+1
01234
tx_avs_startofpacket tx_avs_endofpacket
usrif_data CW_data CRC_data MII_data
DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1
i_sl_tx_mii_valid
i_sl_tx_mii_d[63:0]
DN-1
DN
DN+1
i_sl_tx_mii_c[7:0]
0x0
i_sl_tx_mii_am
01234
i_sl_tx_mii_am_pre3
01234
図10.
START/END ペアの CW によるフロー制御は、アライメント マーカーの挿入と一致します。
tx_core_clkout tx_avs_valid
tx_avs_data
DN-5 DN-4 DN-3 DN-2 DN-1
D0
tx_avs_ready
012 345 6
tx_avs_startofpacket
tx_avs_endofpacket
usrif_data
DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 エンド STRT D0
CW_データ
DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 エンド STRT D0
CRC_データ
DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 エンド STRT D0
MII_データ
DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 エンド STRT D0
i_sl_tx_mii_valid
i_sl_tx_mii_d[63:0]
DN-1
終了STRT D0
i_sl_tx_mii_c[7:0]
0x0
i_sl_tx_mii_am i_sl_tx_mii_am_pre3
01234
01234
4.1.2. コントロールワード (CW) の挿入
F タイル Serial Lite IV Intel FPGA IP は、ユーザーロジックからの入力信号に基づいて CW を構築します。 CW は、パケット デリミタ、送信ステータス情報、またはユーザー データを PCS ブロックに示し、XGMII 制御コードから導出されます。
次の表に、サポートされている CW の説明を示します。
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4. 機能説明 683074 | 2022.04.28
表11.
スタートエンドアライン
サポートされている CW の説明
CW
単語数 (1単語
= 64 ビット)
1
はい
1
はい
2
はい
EMPTY_CYC
2
はい
アイドル
1
いいえ
データ
1
はい
インバンド
説明
データ区切り文字の開始。 データ区切り文字の終わり。 RX アライメントの制御ワード (CW)。 データ転送の空のサイクル。 IDLE (帯域外)。 ペイロード。
表 12. CW フィールドの説明
フィールド RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr
説明
予約済みフィールド。 将来の拡張に使用できます。 0 に固定。
最後のワード (64 ビット) の有効なバイト数。 これは 3 ビットの値です。 · 3'b000: 8 バイト · 3'b001: 1 バイト · 3'b010: 2 バイト · 3'b011: 3 バイト · 3'b100: 4 バイト · 3'b101: 5 バイト · 3'b110: 6 バイト · 3'b111: 7 バイト
バーストの最後の無効な単語の数。
RX Avalon ストリーミング インターフェイスがエンド オブ パケット信号をアサートすることを示します。
RX Avalon ストリーミング インターフェイスがパケット開始信号をアサートすることを示します。
同じサイクルでパケットの開始とパケットの終了をアサートする RX Avalon ストリーミング インターフェイスを示します。
RX アライメントをチェックします。
計算された CRC の値。
コントロール ワード (CW) にユーザー定義情報が含まれていることを示します。
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4. 機能説明 683074 | 2022.04.28
4.1.2.1. バースト開始 CW
図 11. バースト開始 CW フォーマット
始める
63:56
RSVD
55:48
RSVD
47:40
RSVD
データ
39:32 31:24
RSVD RSVD
23:16
sop usr align=0 seop
15:8
チャネル
7:0
'hFB(スタート)
コントロール 7:0
0
0
0
0
0
0
0
1
表13.
フル モードでは、tx_avs_startofpacket 信号をアサートすることで START CW を挿入できます。 tx_avs_startofpacket 信号のみをアサートすると、sop ビットが設定されます。 tx_avs_startofpacket 信号と tx_avs_endofpacket 信号の両方をアサートすると、seop ビットが設定されます。
START CW フィールド値
フィールドソップ/ソップ
ユーザー (8)
整列する
価値
1
tx_is_usr_cmd 信号に応じて:
·
1: tx_is_usr_cmd = 1 の場合
·
0: tx_is_usr_cmd = 0 の場合
0
基本モードでは、MAC はリセットがディアサートされた後に START CW を送信します。 利用可能なデータがない場合、MAC は、データの送信を開始するまで、END および START CW とペアになった EMPTY_CYC を継続的に送信します。
4.1.2.2. バースト終了CW
図 12. バースト終了 CW フォーマット
終わり
63:56
'hFD
55:48
CRC32[31:24]
47:40
CRC32[23:16]
データ 39:32 31:24
CRC32[15:8] CRC32[7:0]
23:16 eop=1 RSVD RSVD RSVD
RSVD
15:8
RSVD
空の
7:0
RSVD
num_valid_bytes_eob
コントロール
7:0
1
0
0
0
0
0
0
0
(8) これはフル モードでのみサポートされます。
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4. 機能説明 683074 | 2022.04.28
表14.
tx_avs_endofpacket がアサートされると、MAC は END CW を挿入します。 END CW には、最後のデータ ワードの有効なバイト数と CRC 情報が含まれます。
CRC 値は、START CW と END CW の前のデータ ワードの間のデータの 32 ビット CRC 結果です。
次の表は、END CW のフィールドの値を示しています。
END CW フィールド値
フィールド eop CRC32 num_valid_bytes_eob
価値1
CRC32 計算値。 最後のデータ ワードの有効なバイト数。
4.1.2.3. アライメントペアCW
図 13. アライメント ペア CW フォーマット
ALIGN CW ペアと START/END
64+8 ビット XGMII インターフェイス
始める
63:56
RSVD
55:48
RSVD
47:40
RSVD
データ
39:32 31:24
RSVD RSVD
23:16 eop=0 sop=0 usr=0 align=1 seop=0
15:8
RSVD
7:0
'hFB
コントロール 7:0
0
0
0
0
0
0
0
1
64+8 ビット XGMII インターフェイス
終わり
63:56
'hFD
55:48
RSVD
47:40
RSVD
データ
39:32 31:24
RSVD RSVD
23:16 eop=0 RSVD RSVD RSVD
RSVD
15:8
RSVD
7:0
RSVD
コントロール 7:0
1
0
0
0
0
0
0
0
ALIGN CW は、START/END または END/START CW とペアになった CW です。 tx_link_reinit 信号をアサートするか、Alignment Period カウンターを設定するか、リセットを開始することにより、ALIGN ペア CW を挿入できます。 ALIGN ペア CW が挿入されると、アライン フィールドが 1 に設定され、レシーバー アラインメント ブロックが開始され、すべてのレーンでデータ アラインメントがチェックされます。
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4. 機能説明 683074 | 2022.04.28
表15.
ALIGN CW フィールド値
フィールド整列
eop sop usr seop
値1 0 0 0
4.1.2.4. 空サイクルCW
図 14. 空サイクル CW フォーマット
EMPTY_CYC END/START とペア
64+8 ビット XGMII インターフェイス
終わり
63:56
'hFD
55:48
RSVD
47:40
RSVD
データ
39:32 31:24
RSVD RSVD
23:16 eop=0 RSVD RSVD RSVD
RSVD
15:8
RSVD
RSVD
7:0
RSVD
RSVD
コントロール 7:0
1
0
0
0
0
0
0
0
64+8 ビット XGMII インターフェイス
始める
63:56
RSVD
55:48
RSVD
47:40
RSVD
データ
39:32 31:24
RSVD RSVD
23:16
sop=0 usr=0 align=0 seop=0
15:8
RSVD
7:0
'hFB
コントロール 7:0
0
0
0
0
0
0
0
1
表16.
バースト中に XNUMX クロック サイクルの間 tx_avs_valid をディアサートすると、MAC は END/START CW とペアになった EMPTY_CYC CW を挿入します。 一時的に送信できるデータがない場合に、この CW を使用できます。
tx_avs_valid を XNUMX サイクル ディアサートすると、IP は tx_avs_valid ディアサートの XNUMX 倍の期間 tx_avs_valid をディアサートして、END/START CW のペアを生成します。
EMPTY_CYC CW フィールド値
フィールド整列
終了
値0
続き…
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4. 機能説明 683074 | 2022.04.28
フィールド sop usr seop
値0
4.1.2.5. アイドルCW
図 15. アイドル CW フォーマット
アイドルCW
63:56
'h07
55:48
'h07
47:40
'h07
データ
39:32 31:24
'h07 'h07
23:16
'h07
15:8
'h07
7:0
'h07
コントロール 7:0
1
1
1
1
1
1
1
1
送信がない場合、MAC は IDLE CW を挿入します。 この期間中、tx_avs_valid 信号は Low です。
IDLE CW は、バースト転送が完了したとき、または送信がアイドル状態のときに使用できます。
4.1.2.6. データワード
データ ワードは、パケットのペイロードです。 XGMII 制御ビットは、データ ワード形式ですべて 0 に設定されます。
図 16.データ ワードのフォーマット
64+8 ビット XGMII インターフェイス
データワード
63:56
ユーザーデータ 7
55:48
ユーザーデータ 6
47:40
ユーザーデータ 5
データ
39:32 31:24
ユーザーデータ 4 ユーザーデータ 3
23:16
ユーザーデータ 2
15:8
ユーザーデータ 1
7:0
ユーザーデータ 0
コントロール 7:0
0
0
0
0
0
0
0
0
4.1.3. 送信 CRC
IP Parameter Editor の Enable CRC パラメーターを使用して、TX CRC ブロックを有効にできます。 この機能は、ベーシック モードとフル モードの両方でサポートされています。
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4. 機能説明 683074 | 2022.04.28
MAC は、tx_avs_endofpacket 信号をアサートすることによって、CRC 値を END CW に追加します。 BASIC モードでは、END CW と対になった ALIGN CW だけが有効な CRC フィールドを含みます。
TX CRC ブロックは、TX 制御ワード挿入および TX MII エンコード ブロックとインターフェイスします。 TX CRC ブロックは、START CW から END CW までの 64 ビット値/サイクル データの CRC 値を計算します。
crc_error_inject 信号をアサートして、特定のレーンのデータを意図的に破損し、CRC エラーを作成できます。
4.1.4. TX MII エンコーダー
TX MII エンコーダーは、MAC から TX PCS へのパケット送信を処理します。
次の図は、PAM8 変調モードでの 4 ビット MII バス上のデータ パターンを示しています。 START および END CW は、XNUMX つの MII レーンごとに XNUMX 回表示されます。
図 17. PAM4 変調モードの MII データ パターン
サイクル1
サイクル2
サイクル3
サイクル4
サイクル5
SOP_CW
データ_1
データ_9 データ_17
アイドル
DATA_ダミーSOP_CW
データダミー
データ_2 データ_3 データ_4
データ_10 データ_11 データ_12
データ_18 データ_19 データ_20
EOP_CW アイドル
EOP_CW
SOP_CW
データ_5 データ_13 データ_21
アイドル
DATA_ダミー DATA_6 DATA_14 DATA_22 EOP_CW
SOP_CW データ_ダミー
データ_7 データ_8
データ_15 データ_16
データ_23 データ_24
アイドル EOP_CW
次の図は、NRZ 変調モードでの 8 ビット MII バス上のデータ パターンを示しています。 START および END CW は、すべての MII レーンに表示されます。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 29
4. 機能説明 683074 | 2022.04.28
図 18. NRZ 変調モードの MII データ パターン
サイクル1
サイクル2
サイクル3
SOP_CW
データ_1
データ_9
SOP_CW
データ_2 データ_10
SOP_CW SOP_CW
データ_3 データ_4
データ_11 データ_12
SOP_CW
データ_5 データ_13
SOP_CW
データ_6 データ_14
SOP_CW
データ_7 データ_15
SOP_CW
データ_8 データ_16
サイクル 4 データ_17 データ_18 データ_19 データ_20 データ_21 データ_22 データ_23 データ_24
サイクル 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW
4.1.5. TX PCS と PMA
F タイル Serial Lite IV Intel FPGA IP は、F タイル トランシーバーをイーサネット PCS モードに設定します。
4.2. RX データパス
RX データパスは、次のコンポーネントで構成されています。 · PMA ブロック · PCS ブロック · MII デコーダ · CRC · デスキュー ブロック · コントロール ワード削除ブロック
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 30
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4. 機能説明 683074 | 2022.04.28
図 19. RX データパス
ユーザーロジックへ Avalon Streaming Interface
受信 MAC
コントロール ワードの削除
デスキュー
CRCP
MII デコーダー
MII インターフェース カスタム PCS
PCSとPMA
他の FPGA デバイスからの RX シリアル インターフェイス
4.2.1. RX PCS と PMA
F タイル Serial Lite IV Intel FPGA IP は、F タイル トランシーバーをイーサネット PCS モードに設定します。
4.2.2. RX MII デコーダー
このブロックは、着信データにコントロール ワードとアライメント マーカーが含まれているかどうかを識別します。 RX MII デコーダーは、レーンあたり 1 ビットの有効、1 ビットのマーカー インジケーター、1 ビットの制御インジケーター、および 64 ビット データの形式でデータを出力します。
4.2.3. 受信 CRC
IP Parameter Editor の Enable CRC パラメーターを使用して、TX CRC ブロックを有効にできます。 この機能は、ベーシック モードとフル モードの両方でサポートされています。 RX CRC ブロックは、RX Control Word Removal ブロックおよび RX MII Decoder ブロックとインターフェイスします。 CRC エラーが発生すると、IP は rx_crc_error 信号をアサートします。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 31
4. 機能説明 683074 | 2022.04.28
IP は、新しいバーストごとに rx_crc_error をディアサートします。 これは、ユーザー ロジック エラー処理用のユーザー ロジックへの出力です。
4.2.4. RX デスキュー
RX デスキュー ブロックは、各レーンのアライメント マーカーを検出し、RX CW 除去ブロックに送信する前にデータを再アライメントします。
IP パラメーター エディターで Enable Auto Alignment パラメーターを設定することにより、アライメント エラーが発生したときに、IP コアが各レーンのデータを自動的にアライメントするように選択できます。 自動アライメント機能を無効にすると、IP コアは rx_error 信号をアサートしてアライメント エラーを示します。 レーン アライメント エラーが発生したときにレーン アライメント プロセスを開始するには、rx_link_reinit をアサートする必要があります。
RX デスキューは、ステート マシンに基づいてアライメント マーカーを検出します。 次の図は、RX デスキュー ブロックの状態を示しています。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 32
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4. 機能説明 683074 | 2022.04.28
図20.
RX デスキュー レーン アライメント ステート マシンと自動アライメントが有効なフローチャート
始める
アイドル
リセット = 1 はい いいえ
すべての PC
いいえ
レーンの準備はできていますか？
はい
待って
すべての同期マーカー
検出されましたか？
はい
アライメント
いいえ
はい タイムアウト？
はい
アライメントを失った？
終わりがない
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 33
4. 機能説明 683074 | 2022.04.28
図21.
自動アライメントが無効な RX デスキュー レーン アライメント ステート マシンのフローチャート
始める
アイドル
リセット = 1 はい いいえ
すべての PC
いいえ
レーンの準備はできていますか？
はい
はい
rx_link_reinit = 1
エラーなし
いいえ はい タイムアウト？
待って
いいえ すべての同期マーカー
検出されましたか？
はい整列
はい
アライメントを失った？
いいえ
終わり
1. アライメント プロセスは IDLE 状態から開始します。 すべての PCS レーンの準備が整い、rx_link_reinit がディアサートされると、ブロックは WAIT 状態に移行します。
2. WAIT 状態では、ブロックは検出されたすべてのマーカーが同じサイクル内でアサートされていることを確認します。 この条件が真の場合、ブロックは ALIGNED 状態に移行します。
3. ブロックが ALIGNED 状態の場合、レーンが整列していることを示します。 この状態では、ブロックは引き続きレーン アライメントを監視し、すべてのマーカーが同じサイクル内に存在するかどうかを確認します。 同じサイクルに少なくとも XNUMX つのマーカーが存在せず、Enable Auto Alignment パラメータが設定されている場合、ブロックは
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 34
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4. 機能説明 683074 | 2022.04.28
アライメント プロセスを再初期化するための IDLE 状態。 Enable Auto Alignment が設定されておらず、少なくとも XNUMX つのマーカーが同じサイクルに存在しない場合、ブロックは ERROR 状態になり、ユーザー ロジックが rx_link_reinit 信号をアサートしてレーン アライメント プロセスを開始するのを待ちます。
図 22. Enable Auto Alignment を有効にしたレーンの再アライメント rx_core_clk
rx_link_up
rx_link_reinit
and_all_markers
デスキュー状態
整列
アイドル
待って
整列
自動整列 = 1
図 23. 自動アライメントの有効化を無効にしたレーンの再アライメント rx_core_clk
rx_link_up
rx_link_reinit
and_all_markers
デスキュー状態
整列
エラー
アイドル
待って
整列
自動整列 = 0
4.2.5. RX CW の削除
このブロックは CW をデコードし、CW の削除後に Avalon ストリーミング インターフェイスを使用してデータをユーザー ロジックに送信します。
有効なデータがない場合、RX CW 除去ブロックは rx_avs_valid 信号をディアサートします。
FULL モードでは、ユーザー ビットが設定されている場合、このブロックは rx_is_usr_cmd 信号をアサートし、最初のクロック サイクルのデータがユーザー定義の情報またはコマンドとして使用されます。
rx_avs_ready がデアサートされ、rx_avs_valid がアサートされると、RX CW 除去ブロックはユーザー ロジックに対してエラー状態を生成します。
このブロックに関連する Avalon ストリーミング信号は次のとおりです。 rx_avs_startofpacket rx_avs_endofpacket rx_avs_channel rx_avs_empty rx_avs_data
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 35
4. 機能説明 683074 | 2022.04.28
・rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (フル モードでのみ使用可能)
4.3. F タイル Serial Lite IV インテル FPGA IP クロック・アーキテクチャー
F タイル Serial Lite IV Intel FPGA IP には、異なるブロックへのクロックを生成する XNUMX つのクロック入力があります。 · トランシーバー基準クロック (xcvr_ref_clk) – 外部クロックからの入力クロック
TX MAC、RX MAC、TX および RX カスタム PCS ブロック用のクロックを生成するチップまたは発振器。 サポートされている周波数範囲については、パラメーターを参照してください。 · TX コア クロック (tx_core_clk) – このクロックは、TX MAC に使用されるトランシーバ PLL から生成されます。 このクロックは、TX ユーザー ロジックに接続するための F タイル トランシーバーからの出力クロックでもあります。 · RX コア クロック (rx_core_clk) – このクロックは、RX デスキュー FIFO および RX MAC に使用されるトランシーバー PLL から生成されます。 このクロックは、RX ユーザー ロジックに接続するための F タイル トランシーバーからの出力クロックでもあります。 · トランシーバー リコンフィギュレーション インターフェイスのクロック (reconfig_clk) - TX および RX データパスの両方で F タイル トランシーバー リコンフィギュレーション インターフェイス用のクロックを生成する外部クロック回路または発振器からの入力クロック。 クロック周波数は 100 ～ 162 MHz です。
次のブロック図は、F タイル Serial Lite IV Intel FPGA IP クロック ドメインと IP 内の接続を示しています。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 36
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4. 機能説明 683074 | 2022.04.28
図24.
F タイル Serial Lite IV インテル FPGA IP クロック・アーキテクチャー
発振器
FPGA1
F タイル Serial Lite IV インテル FPGA IP トランシーバー・リコンフィギュレーション・インターフェース・クロック
(reconfig_clk)
tx_core_clkout (ユーザー ロジックに接続)
tx_core_clk= clk_pll_div64[mid_ch]
FPGA2
F タイル Serial Lite IV Intel FPGA IP
トランシーバー再構成インターフェイス クロック
(reconfig_clk)
発振器
rx_core_clk= clk_pll_div64[mid_ch]
rx_core_clkout (ユーザー ロジックに接続)
clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]
Avalon ストリーミング インターフェイス TX データ
送信 MAC
シリアルリンク[n-1:0]
デスキュー
TX
RX
先入れ先出し
Avalon ストリーミング インターフェイス RX データ RX MAC
Avalon ストリーミング インターフェイス RX データ
受信 MAC
デスキュー FIFO
rx_core_clkout (ユーザー ロジックに接続)
rx_core_clk= clk_pll_div64[mid_ch]
カスタムPCS
カスタムPCS
シリアルリンク[n-1:0]
RX
TX
送信 MAC
Avalon ストリーミング インターフェイス TX データ
tx_core_clk= clk_pll_div64[mid_ch]
tx_core_clkout (ユーザー ロジックに接続)
トランシーバー基準クロック (xcvr_ref_clk)
トランシーバー基準クロック (xcvr_ref_clk)
発振器*
発振器*
伝説
FPGA デバイス
TX コア クロック ドメイン
RX コア クロック ドメイン
トランシーバー基準クロック ドメイン 外部デバイス データ信号
4.4. リセットとリンクの初期化
MAC、F タイル ハード IP、およびリコンフィギュレーション ブロックには、異なるリセット信号があります。 · TX および RX MAC ブロックは、tx_core_rst_n および rx_core_rst_n リセット信号を使用します。 · tx_pcs_fec_phy_reset_n および rx_pcs_fec_phy_reset_n リセット信号ドライブ
ソフト リセット コントローラーを使用して F タイルのハード IP をリセットします。 · Reconfiguration ブロックは reconfig_reset リセット信号を使用します。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 37
4. 機能説明 683074 | 2022.04.28
図 25. リセット アーキテクチャ
Avalon ストリーミング インターフェイス TX データ
マック
Avalon ストリーミング SYNC インターフェイス RX データ
FPGA F タイル Serial Lite IV Intel FPGA IP
tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready
F タイルのハード IP
TX シリアル データ RX シリアル データ
tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset
ロジックのリセット
関連情報 · リセットのガイドライン (51 ページ) · F-Tile Serial Lite IV Intel FPGA IP Design Exampユーザーガイド
4.4.1. TX リセットおよび初期化シーケンス
F タイル Serial Lite IV Intel FPGA IP の TX リセット シーケンスは次のとおりです。 1. tx_pcs_fec_phy_reset_n、tx_core_rst_n、および reconfig_reset をアサートします。
F タイルのハード IP、MAC、および再構成ブロックを同時にリセットします。 tx_pcs_fec_phy_reset_n を解放し、tx_reset_ack を待ってから再構成をリセットし、ブロックが適切にリセットされるようにします。 2. tx_pcs_fec_phy_reset_n リセットが解除された後、IP は phy_tx_lanes_stable、tx_pll_locked、および phy_ehip_ready 信号をアサートして、TX PHY が送信の準備ができていることを示します。 3. phy_ehip_ready 信号が High になった後、tx_core_rst_n 信号がディアサートします。 4. MAC のリセットが解除されると、IP は MII インターフェイスで IDLE 文字の送信を開始します。 すべてのレーンが同じクロックを使用するため、TX レーンのアライメントとスキューの要件はありません。 5. IDLE 文字を送信している間、MAC は tx_link_up 信号をアサートします。 6. MAC は、接続された受信機のレーン アライメント プロセスを開始するために、一定の間隔で START/END または END/START CW とペアになった ALIGN の送信を開始します。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 38
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4. 機能説明 683074 | 2022.04.28
図26.
TX のリセットと初期化のタイミング図
reconfig_sl_clk
再構成_clk
tx_core_rst_n
1
tx_pcs_fec_phy_reset_n 1
3
再構成_リセット
1
3
reconfig_sl_reset
1
3
tx_reset_ack
2
tx_pll _locked
4
phy_tx_lanes_stable
phy_ehip_ready
tx_link_up
7
5 6 8
4.4.2. RX リセットおよび初期化シーケンス
F タイル Serial Lite IV Intel FPGA IP の RX リセット シーケンスは次のとおりです。
1. rx_pcs_fec_phy_reset_n、rx_core_rst_n、および reconfig_reset を同時にアサートして、F タイルのハード IP、MAC、および再構成ブロックをリセットします。 rx_pcs_fec_phy_reset_n を解放し、rx_reset_ack を待ってから再構成をリセットし、ブロックが適切にリセットされるようにします。
2. カスタム PCS リセットが解除された後、IP は phy_rx_pcs_ready 信号をアサートして、RX PHY が送信準備完了であることを示します。
3. phy_rx_pcs_ready 信号が High になった後、rx_core_rst_n 信号がディアサートします。
4. RX MAC リセットが解除され、START/END または END/START CW とペアになった ALIGN を受信すると、IP はレーン アライメント プロセスを開始します。
5. RX デスキュー ブロックは、すべてのレーンのアライメントが完了すると、rx_link_up 信号をアサートします。
6. 次に、IP は rx_link_up 信号をユーザー ロジックにアサートして、RX リンクがデータ受信を開始する準備ができていることを示します。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 39
4. 機能説明 683074 | 2022.04.28
図 27. RX のリセットと初期化のタイミング図
reconfig_sl_clk
再構成_clk
rx_core_rst_n
1
rx_pcs_fec_phy_reset_n 1
再構成_リセット
1
reconfig_sl_reset
1
rx_reset_ack
rx_cdr_lock
rx_block_lock
rx_pcs_ready
rx_link_up
3 3 3 2
4 5 5
6 7
4.5. リンク レートと帯域幅効率の計算
F タイル Serial Lite IV Intel FPGA IP の帯域幅効率の計算は以下のとおりです。
帯域幅効率 = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]
表 17. 帯域幅効率の変数 説明
変数
説明
raw_rate バーストサイズ
これは、シリアル インターフェイスによって実現されるビット レートです。 raw_rate = SERDES 幅 * トランシーバー クロック周波数 Exampファイル: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
バースト サイズの値。 平均帯域幅効率を計算するには、一般的なバースト サイズの値を使用します。 最大レートには、最大バースト サイズ値を使用します。
バーストサイズ_ovhd
バースト サイズのオーバーヘッド値。
フル モードでは、burst_size_ovhd 値は START と END のペアの CW を参照しています。
基本モードでは、START と END のペアの CW がないため、burst_size_ovhd はありません。
align_marker_period
整列マーカーが挿入される期間の値。 この値は、コンパイルでは 81920 クロック サイクル、高速シミュレーションでは 1280 クロック サイクルです。 この値は、PCS ハード ロジックから取得されます。
align_marker_width srl4_align_period
有効なアライメント マーカー信号が High に保持されるクロック サイクル数。
XNUMX つのアライメント マーカー間のクロック サイクル数。 この値は、IP Parameter Editor の Alignment Period パラメーターを使用して設定できます。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 40
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4. 機能説明 683074 | 2022.04.28
リンク レートの計算は次のとおりです。 実効レート = 帯域幅効率 * raw_rate 次の式で最大ユーザー クロック周波数を取得できます。 最大ユーザー クロック周波数の計算では、連続データ ストリーミングが想定されており、ユーザー ロジックで IDLE サイクルは発生しません。 このレートは、ユーザー ロジック FIFO を設計して FIFO オーバーフローを回避する場合に重要です。 最大ユーザー クロック周波数 = 実効レート / 64
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 41
683074 | 2022.04.28フィードバックを送信
5。 パラメーター
表 18. F タイル Serial Lite IV Intel FPGA IP パラメーター 説明
パラメータ
価値
デフォルト
説明
一般的な設計オプション
PMA変調方式
・PAM4・NRZ
ＰＡＭ２３２０
PCS 変調モードを選択します。
PMAタイプ
・FHT・FGT
FGT
トランシーバーのタイプを選択します。
PMA データレート
· PAM4 モードの場合:
— FGT トランシーバ タイプ: 20 Gbps 58 Gbps
— FHT トランシーバ タイプ: 56.1 Gbps、58 Gbps、116 Gbps
・NRZモードの場合：
— FGT トランシーバ タイプ: 10 Gbps 28.05 Gbps
— FHT トランシーバ タイプ: 28.05 Gbps、58 Gbps
56.1 (FGT/FHT PAM4)
28.05Gbps (FGT/FHT NRZ)
送信およびその他のオーバーヘッドを組み込んだトランシーバーの出力での実効データ レートを指定します。 値は Gbps 単位で小数点第 1 位を切り上げて IP で計算されます。
PMAモード
・デュプレックス・Tx・Rx
デュプレックス
FHT トランシーバ タイプの場合、サポートされる方向はデュプレックスのみです。 FGT トランシーバー タイプの場合、サポートされる方向はデュプレックス、Tx、および Rx です。
PMAの数
· PAM4 モードの場合:
2
車線
— 1〜12
・NRZモードの場合：
— 1〜16
レーン数を選択します。 シンプレックス デザインの場合、サポートされるレーン数は 1 です。
PLL 基準クロック周波数
・FHTトランシーバータイプの場合：156.25MHz
· FGT トランシーバー タイプの場合: 27.5 MHz 379.84375 MHz、選択したトランシーバー データ レートによって異なります。
・FHTトランシーバータイプの場合：156.25MHz
・FGTトランシーバータイプの場合：165MHz
トランシーバーの基準クロック周波数を指定します。
システム PLL
—
基準時計
頻度
170 MHz
FHT トランシーバ タイプでのみ使用できます。 システム PLL 基準クロックを指定し、システム PLL クロックを生成するために F-Tile Reference and System PLL Clocks Intel FPGA IP の入力として使用されます。
システム PLL 周波数
整列期間
— 128 65536
RS-FEC を有効にする
有効にする
876.5625 MHz 128 有効
システム PLL クロック周波数を指定します。
位置合わせマーカーの期間を指定します。 値は x2 でなければなりません。 オンにすると、RS-FEC 機能が有効になります。
続き…
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ISO 9001：2015登録
5. パラメータ 683074 | 2022.04.28
パラメータ
価値
デフォルト
説明
無効にする
PAM4 PCS 変調モードの場合、RS-FEC は常に有効です。
ユーザーインターフェース
ストリーミングモード
・フル・ベーシック
満杯
IP のデータ ストリーミングを選択します。
フル: このモードでは、フレーム内でパケットの開始とパケットの終了サイクルが送信されます。
基本: これは、帯域幅を増やすためにパケットの開始、空、およびパケットの終了なしでデータが送信される純粋なストリーミング モードです。
CRC を有効にする
有効無効
無効にする
オンにすると、CRC エラーの検出と訂正が有効になります。
自動位置合わせを有効にする
有効無効
無効にする
オンにすると、自動車線調整機能が有効になります。
デバッグ エンドポイントを有効にする
有効無効
無効にする
ON の場合、F タイル Serial Lite IV Intel FPGA IP には、Avalon メモリマップ インターフェイスに内部接続する組み込みデバッグ エンドポイントが含まれます。 IP は、J を介して特定のテストとデバッグ機能を実行できます。TAG システム コンソールを使用します。 デフォルト値はオフです。
シンプレックス マージ (このパラメーター設定は、FGT デュアル シンプレックス デザインを選択した場合にのみ使用できます。)
同じ FGT チャネルに配置された他の Serial Lite IV シンプレックス IP で RSFEC が有効になっている
有効無効
無効にする
TX と RX の両方が同じ FGT に配置されている NRZ トランシーバー モードのデュアル シンプレックス デザインで、F タイル シリアル Lite IV インテル FPGA IP の RS-FEC を有効にした構成と無効にした構成を混在させる必要がある場合は、このオプションをオンにします。チャンネル。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 43
683074 | 2022.04.28フィードバックを送信
6. F タイル Serial Lite IV Intel FPGA IP インターフェイス信号
6.1. クロック信号
表 19. クロック信号
名前
幅方向
説明
tx_core_clkout
1
TX カスタム PCS インターフェイス、TX MAC、およびユーザー ロジックの TX コア クロックを出力します。
TX データパス。
このクロックは、カスタム PCS ブロックから生成されます。
rx_core_clkout
1
RX カスタム PCS インターフェイス、RX デスキュー FIFO、RX MAC の RX コア クロックを出力します。
RX データパスのユーザー ロジック。
このクロックは、カスタム PCS ブロックから生成されます。
xcvr_ref_clk
reconfig_clk reconfig_sl_clk
1
入力トランシーバー基準クロック。
トランシーバー タイプが FGT に設定されている場合、このクロックを F タイル リファレンスおよびシステム PLL クロック インテル FPGA IP の出力信号 (out_refclk_fgt_0) に接続します。 トランシーバーのタイプが FHT の場合は、接続します。
このクロックを F-Tile Reference and System PLL Clocks Intel FPGA IP の出力信号 (out_fht_cmmpll_clk_0) に接続します。
サポートされている周波数範囲については、パラメーターを参照してください。
1
入力 トランシーバー リコンフィギュレーション インターフェイスの入力クロック。
クロック周波数は 100 ～ 162 MHz です。
この入力クロック信号を外部クロック回路または発振器に接続します。
1
入力 トランシーバー リコンフィギュレーション インターフェイスの入力クロック。
クロック周波数は 100 ～ 162 MHz です。
この入力クロック信号を外部クロック回路または発振器に接続します。
out_systempll_clk_ 1
入力
システム PLL クロック。
このクロックを F-Tile Reference and System PLL Clocks Intel FPGA IP の出力信号 (out_systempll_clk_0) に接続します。
関連情報 パラメータ (42 ページ)
6.2. リセット信号
表 20.リセット信号
名前
幅方向
tx_core_rst_n
1
入力
クロック ドメイン非同期
rx_core_rst_n
1
入力
非同期
tx_pcs_fec_phy_reset_n 1
入力
非同期
説明
アクティブローのリセット信号。 F タイル Serial Lite IV TX MAC をリセットします。
アクティブローのリセット信号。 F タイル Serial Lite IV RX MAC をリセットします。
アクティブローのリセット信号。
続き…
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ISO 9001：2015登録
6. F タイル Serial Lite IV Intel FPGA IP インターフェイス信号 683074 | 2022.04.28
名前
幅方向のクロック ドメイン
説明
F タイル Serial Lite IV TX カスタム PCS をリセットします。
rx_pcs_fec_phy_reset_n 1
入力
非同期
アクティブローのリセット信号。 F タイル Serial Lite IV RX カスタム PCS をリセットします。
再構成_リセット
1
入力
reconfig_clk アクティブ High のリセット信号。
Avalon メモリマップ インターフェイス再構成ブロックをリセットします。
reconfig_sl_reset
1
入力 reconfig_sl_clk アクティブ High のリセット信号。
Avalon メモリマップ インターフェイス再構成ブロックをリセットします。
6.3. MAC 信号
表21.
TX MAC 信号
この表で、N は IP パラメータ エディタで設定されたレーン数を表します。
名前
幅
方向 クロック ドメイン
説明
tx_avs_ready
1
出力 tx_core_clkout Avalon ストリーミング信号。
アサートされると、TX MAC がデータを受け入れる準備ができていることを示します。
tx_avs_data
・(64*N)*2 (PAM4モード)
・64×N（NRZモード）
入力
tx_core_clkout Avalon ストリーミング信号。 送信データ。
tx_avs_channel
8
入力 tx_core_clkout Avalon ストリーミング信号。
現在のサイクルで転送されているデータのチャネル番号。
この信号は Basic モードでは使用できません。
tx_avs_valid
1
入力 tx_core_clkout Avalon ストリーミング信号。
アサートされると、TX データ信号が有効であることを示します。
tx_avs_startofpacket
1
入力 tx_core_clkout Avalon ストリーミング信号。
アサートされると、TX データ パケットの開始を示します。
各パケットに対して XNUMX クロック サイクルだけアサートします。
この信号は Basic モードでは使用できません。
tx_avs_endofpacket
1
入力 tx_core_clkout Avalon ストリーミング信号。
アサートされると、TX データ パケットの終了を示します。
各パケットに対して XNUMX クロック サイクルだけアサートします。
この信号は Basic モードでは使用できません。
tx_avs_empty
5
入力 tx_core_clkout Avalon ストリーミング信号。
TX データの最終バースト内の無効なワードの数を示します。
この信号は Basic モードでは使用できません。
tx_num_valid_bytes_eob
4
入力
tx_core_clkout
最終バーストの最終ワードの有効バイト数を示します。 この信号は Basic モードでは使用できません。
続き…
フィードバックを送信
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 45
6. F タイル Serial Lite IV Intel FPGA IP インターフェイス信号 683074 | 2022.04.28
名前 tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error
幅1
1 1
5番地
方向 クロック ドメイン
説明
入力
tx_core_clkout
この信号がアサートされると、ユーザー定義の情報サイクルが開始されます。
tx_startofpacket のアサートと同じクロック サイクルでこの信号をアサートします。
この信号は Basic モードでは使用できません。
出力 tx_core_clkout アサートされると、TX データ リンクがデータ送信の準備ができていることを示します。
出力
tx_core_clkout
この信号がアサートされると、レーンの再整列が開始されます。
この信号を XNUMX クロック サイクルの間アサートして、MAC が ALIGN CW を送信するようにトリガーします。
入力
tx_core_clkout アサートされると、MAC は選択されたレーンに CRC32 エラーを挿入します。
出力 tx_core_clkout 使用されません。
次のタイミング図は、例を示していますamp10 の TX シリアル レーンを介してユーザー ロジックから 10 ワードの TX データ送信のファイル。
図28.
送信データ送信タイミング図
tx_core_clkout
tx_avs_valid
tx_avs_ready
tx_avs_startofpackets
tx_avs_endofpackets
tx_avs_data
0,1..,19 10,11…19 …… N-10..
0,1,2、…、9
… N-10..
レーン0
…………
スタート 0 10
N-10 終了STRT 0
レーン1
…………
スタート 1 11
N-9 終了STRT 1
N-10 エンド アイドル アイドル N-9 エンド アイドル アイドル
レーン9
…………
スタート 9 19
N-1 終了STRT 9
N-1 エンド アイドル アイドル
表22.
RX MAC 信号
この表で、N は IP パラメータ エディタで設定されたレーン数を表します。
名前
幅
方向 クロック ドメイン
説明
rx_avs_ready
1
入力 rx_core_clkout Avalon ストリーミング信号。
アサートされると、ユーザー ロジックがデータを受け入れる準備ができていることを示します。
rx_avs_data
(64*N)*2 (PAM4モード)
64×N（NRZモード）
出力
rx_core_clkout Avalon ストリーミング信号。 受信データ。
rx_avs_channel
8
rx_core_clkout Avalon ストリーミング信号を出力します。
データのチャンネル番号は
現在のサイクルで受け取りました。
この信号は Basic モードでは使用できません。
rx_avs_valid
1
rx_core_clkout Avalon ストリーミング信号を出力します。
続き…
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 46
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6. F タイル Serial Lite IV Intel FPGA IP インターフェイス信号 683074 | 2022.04.28
名前
幅
方向 クロック ドメイン
説明
アサートされると、RX データ信号が有効であることを示します。
rx_avs_startofpacket
1
rx_core_clkout Avalon ストリーミング信号を出力します。
アサートされると、RX データ パケットの開始を示します。
各パケットに対して XNUMX クロック サイクルだけアサートします。
この信号は Basic モードでは使用できません。
rx_avs_endofpacket
1
rx_core_clkout Avalon ストリーミング信号を出力します。
アサートされると、RX データ パケットの終了を示します。
各パケットに対して XNUMX クロック サイクルだけアサートします。
この信号は Basic モードでは使用できません。
rx_avs_empty
5
rx_core_clkout Avalon ストリーミング信号を出力します。
RX データの最終バースト内の無効なワードの数を示します。
この信号は Basic モードでは使用できません。
rx_num_valid_bytes_eob
4
出力
rx_core_clkout 最終バーストの最後のワードの有効なバイト数を示します。
この信号は Basic モードでは使用できません。
rx_is_usr_cmd
1
出力 rx_core_clkout アサートされると、この信号はユーザー コアを開始します。
定義された情報サイクル。
tx_startofpacket のアサートと同じクロック サイクルでこの信号をアサートします。
この信号は Basic モードでは使用できません。
rx_link_up
1
出力 rx_core_clkout アサートされると、RX データ リンクを示します
データ受信の準備が整いました。
rx_link_reinit
1
入力 rx_core_clkout アサートされると、この信号はレーンを開始します
再調整。
Enable Auto Alignment を無効にする場合は、この信号を XNUMX クロック サイクルの間アサートして、MAC をトリガーしてレーンを再調整します。 Enable Auto Alignment が設定されている場合、MAC はレーンを自動的に再調整します。
Enable Auto Alignment が設定されている場合は、この信号をアサートしないでください。
rx_error
(N*2*2)+3 (PAM4 モード)
(N*2)*3 (NRZモード)
出力
rx_core_clkout
アサートされると、RX データパスでエラー状態が発生したことを示します。
· [(N*2+2):N+3] = 特定のレーンの PCS エラーを示します。
· [N+2] = 位置合わせエラーを示します。 このビットがアサートされている場合、レーン アライメントを再初期化します。
· [N+1]= ユーザー ロジックの準備ができていないときにデータがユーザー ロジックに転送されることを示します。
· [N] = アライメントが失われていることを示します。
· [(N-1):0] = データに CRC エラーが含まれていることを示します。
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 47
6. F タイル Serial Lite IV Intel FPGA IP インターフェイス信号 683074 | 2022.04.28
6.4. トランシーバー再構成信号
表23.
PCS 再構成信号
この表で、N は IP パラメータ エディタで設定されたレーン数を表します。
名前
幅
方向 クロック ドメイン
説明
reconfig_sl_read
1
入力 reconfig_sl_ PCS リコンフィギュレーション リード コマンド
クリック
信号。
reconfig_sl_write
1
入力 reconfig_sl_ PCS 再構成書き込み
クリック
コマンド信号。
reconfig_sl_address
14 ビット + clogb2N
入力
reconfig_sl_clk
選択したレーンで PCS 再構成 Avalon メモリー・マップ・インターフェース・アドレスを指定します。
各レーンには 14 ビットがあり、上位ビットはレーン オフセットを表します。
Exampファイル、アドレス値を参照する reconfig_sl_address[4:4] を含む 13 レーン NRZ/PAM0 デザインの場合:
· reconfig_sl_address[15:1 4] を 00 = レーン 0 のアドレスに設定。
· reconfig_sl_address[15:1 4] を 01 = レーン 1 のアドレスに設定。
· reconfig_sl_address[15:1 4] を 10 = レーン 2 のアドレスに設定。
· reconfig_sl_address[15:1 4] を 11 = レーン 3 のアドレスに設定。
reconfig_sl_readdata
32
出力 reconfig_sl_ PCS 再構成データを指定
クリック
レディサイクルによって読み取られる
選択したレーン。
reconfig_sl_waitrequest
1
出力 reconfig_sl_ PCS の再構成を表します
クリック
Avalon メモリマップ インターフェイス
選択した車線で信号を失速させます。
reconfig_sl_writedata
32
入力 reconfig_sl_ PCS 再構成データを指定
クリック
の書き込みサイクルで書き込まれる
選択したレーン。
reconfig_sl_readdata_vali
1
d
出力
reconfig_sl_ PCS の再構成を指定します
クリック
受信したデータは選択した範囲で有効です
レーン。
表24.
F タイルのハード IP 再構成信号
この表で、N は IP パラメータ エディタで設定されたレーン数を表します。
名前
幅
方向 クロック ドメイン
説明
再構成_読み取り
1
入力 reconfig_clk PMA リコンフィギュレーション リード
コマンド信号。
再構成_書き込み
1
入力 reconfig_clk PMA リコンフィギュレーション書き込み
コマンド信号。
再構成アドレス
18 ビット + clog2bN
入力
再構成_clk
選択したレーンの PMA Avalon メモリマップ インターフェイス アドレスを指定します。
続き…
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 48
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6. F タイル Serial Lite IV Intel FPGA IP インターフェイス信号 683074 | 2022.04.28
名前
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid
幅
32 1 32 1
方向 クロック ドメイン
説明
PAM4 モードと NRZ モードの両方で、各レーンには 18 ビットがあり、残りの上位ビットはレーン オフセットを参照します。
Example、4 レーン設計の場合:
· reconfig_address[19:18] を 00 = レーン 0 のアドレスに設定。
· reconfig_address[19:18] を 01 = レーン 1 のアドレスに設定。
· reconfig_address[19:18] を 10 = レーン 2 のアドレスに設定。
· reconfig_address[19:18] を 11 = レーン 3 のアドレスに設定。
出力
reconfig_clk 選択したレーンのレディ サイクルで読み込まれる PMA データを指定します。
出力
reconfig_clk 選択したレーンの PMA Avalon メモリマップ インターフェイス ストール信号を表します。
入力
reconfig_clk 選択したレーンの書き込みサイクルで書き込まれる PMA データを指定します。
出力
reconfig_clk 選択したレーンで PMA リコンフィギュレーション受信データが有効であることを指定します。
6.5. PMAシグナル
表25.
PMAシグナル
この表で、N は IP パラメータ エディタで設定されたレーン数を表します。
名前
幅
方向 クロック ドメイン
説明
phy_tx_lanes_stable
N※2（PAM4モード）
N（NRZモード）
出力
非同期 アサートされると、TX データパスがデータを送信する準備ができていることを示します。
tx_pll_locked
N※2（PAM4モード）
N（NRZモード）
出力
Asynchronous アサートされると、TX PLL がロック状態に達したことを示します。
phy_ehip_ready
N※2（PAM4モード）
N（NRZモード）
出力
非同期
アサートされると、カスタム PCS が内部の初期化を完了し、送信の準備が整ったことを示します。
この信号は、tx_pcs_fec_phy_reset_n および tx_pcs_fec_phy_reset_na がディアサートされた後にアサートされます。
tx_serial_data
N
出力 TX シリアル クロック TX シリアル ピン。
rx_serial_data
N
入力 RX シリアル クロック RX シリアル ピン。
phy_rx_block_lock
N※2（PAM4モード）
N（NRZモード）
出力
Asynchronous アサートされると、レーンの 66b ブロック アライメントが完了したことを示します。
rx_cdr_lock
N※2（PAM4モード）
出力
非同期
アサートされると、リカバリ クロックがデータにロックされていることを示します。
続き…
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F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 49
6. F タイル Serial Lite IV Intel FPGA IP インターフェイス信号 683074 | 2022.04.28
名前 phy_rx_pcs_ready phy_rx_hi_ber
幅
方向 クロック ドメイン
説明
N（NRZモード）
N※2（PAM4モード）
N（NRZモード）
出力
非同期
アサートされると、対応するイーサネット チャネルの RX レーンが完全に整列され、データを受信する準備ができていることを示します。
N※2（PAM4モード）
N（NRZモード）
出力
非同期
アサートされると、対応するイーサネット チャネルの RX PCS が HI BER 状態であることを示します。
F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド 50
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683074 | 2022.04.28フィードバックを送信
7. F タイル Serial Lite IV Intel FPGA IP を使用した設計
7.1. ガイドラインをリセット
システム レベルのリセットを実装するには、次のリセット ガイドラインに従ってください。
· TX PCS と RX PCS を同時にリセットするために、tx_pcs_fec_phy_reset_n 信号と rx_pcs_fec_phy_reset_n 信号をシステム レベルで結合します。
· tx_pcs_fec_phy_reset_n、rx_pcs_fec_phy_reset_n、tx_core_rst_n、rx_core_rst_n、および reconfig_reset 信号を同時にアサートします。 IP のリセットと初期化シーケンスの詳細については、リセットとリンクの初期化を参照してください。
· tx_pcs_fec_phy_reset_n および rx_pcs_fec_phy_reset_n 信号を Low に保持し、reconfig_reset 信号を High に保持して、tx_reset_ack および rx_reset_ack が F タイル ハード IP および再構成ブロックを適切にリセットするのを待ちます。
· FPGA デバイス間の高速リンクアップを実現するには、接続されている F タイル Serial Lite IV Intel FPGA IP を同時にリセットします。 F-Tile Serial Lite IV Intel FPGA IP Design Ex を参照してください。ampツールキットを使用して IP TX および RX リンクを監視する方法については、ユーザー ガイドを参照してください。
関連情報
· リセットとリンクの初期化 (37 ページ)
· F タイル シリアル ライト IV インテル FPGA IP デザイン Exampユーザーガイド
7.2. エラー処理のガイドライン
次の表は、F タイル Serial Lite IV インテル FPGA IP デザインで発生する可能性があるエラー条件のエラー処理ガイドラインを示しています。
表 26. エラー状態と処理のガイドライン
エラー状態
XNUMX つまたは複数のレーンが、所定の時間枠の後に通信を確立できません。
ガイドライン
アプリケーション レベルでリンクをリセットするタイムアウト システムを実装します。
通信が確立された後、レーンは通信を失います。
スキュー調整プロセス中にレーンの通信が失われます。
これは、データ転送フェーズの後または最中に発生する可能性があります。 アプリケーション レベルでリンク損失検出を実装し、リンクをリセットします。
エラーのあるレーンのリンク再初期化プロセスを実装します。 ボード ルーティングが 320 UI を超えないようにする必要があります。
すべてのレーンが整列された後のロスレーン整列。
これは、データ転送フェーズの後または最中に発生する可能性があります。 アプリケーション レベルでレーン アライメント ロス検出を実装して、レーン アライメント プロセスを再開します。
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ISO 9001：2015登録
683074 | 2022.04.28フィードバックを送信
8. F-Tile Serial Lite IV Intel FPGA IP ユーザーガイドのアーカイブ
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
インテル Quartus Prime バージョン
21.3
IP コア バージョン 3.0.0
ユーザーガイド F タイル Serial Lite IV インテル® FPGA IP ユーザーガイド
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ISO 9001：2015登録
683074 | 2022.04.28フィードバックを送信
9. F-Tile Serial Lite IV Intel FPGA IP ユーザーガイドの文書改訂履歴
ドキュメントバージョン2022.04.28
2021.11.16 2021.10.22 2021.08.18
インテル Quartus Prime バージョン
22.1
21.3 21.3 21.2
IPバージョン5.0.0
3.0.0 3.0.0 2.0.0
変更点
· 表を更新: F-Tile Serial Lite IV Intel FPGA IP の機能 — データ転送の説明を更新し、FHT トランシーバー レートのサポートを追加: 58G NRZ、58G PAM4、および 116G PAM4
· 表を更新: F-Tile Serial Lite IV Intel FPGA IP パラメータの説明 — 新しいパラメータを追加 · システム PLL リファレンス クロック周波数 · デバッグ エンドポイントを有効にする — PMA データ レートの値を更新 — GUI に合わせてパラメータの命名を更新
· 表: F タイル Serial Lite IV Intel FPGA IP の機能のデータ転送の説明を更新しました。
· わかりやすくするために、「パラメーター」セクションのテーブル名 IP を F-Tile Serial Lite IV Intel FPGA IP パラメーターの説明に変更しました。
· 更新された表: IP パラメーター: — 新しいパラメーターを追加 - 同じ FGT チャネルに配置された他の Serial Lite IV シンプレックス IP で有効な RSFEC。 — トランシーバー基準クロック周波数のデフォルト値を更新しました。
初回リリース。
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
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ドキュメント / リソース
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インテル F タイル シリアル ライト IV インテル FPGA IP [pdf] ユーザーガイド F タイル シリアル ライト IV インテル FPGA IP、F タイル シリアル ライト IV、インテル FPGA IP |
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インテル F タイル シリアル ライト IV インテル FPGA IP [pdf] ユーザーガイド F タイル シリアル Lite IV インテル FPGA IP、シリアル Lite IV インテル FPGA IP、Lite IV インテル FPGA IP、IV インテル FPGA IP、FPGA IP、IP |
