インテル トリプルスピード イーサネット Agilex FPGA IP 設計例ample
クイックスタートガイド
インテル Agilex™ 向けトリプルスピード・イーサネット インテル® FPGA IP は、デザインを生成する機能を提供します。amp選択した構成のファイル。これにより、次のことが可能になります。
- デザインをコンパイルして、IP エリアの使用量とタイミングを見積もります。
- デザインをシミュレートして、シミュレーションを通じて IP の機能を検証します。
- インテル Agilex I シリーズ トランシーバー SoC 開発キットを使用して、ハードウェアでデザインをテストします。
- デザインexを生成するときampパラメータエディタが自動的に fileハードウェアでデザインをシミュレート、コンパイル、およびテストするために必要です。
注記: インテル Quartus® Prime プロ・エディション・ソフトウェアのバージョン 22.3 では、ハードウェアのサポートは現在利用できません。
開発StagDesign Ex の esample
注記: インテル Quartus Prime プロ・エディション・ソフトウェアのバージョン 22.3 では、デザインのシミュレーションの失敗を回避するためにパッチが必要です。ampル。 詳細については、KDB リンクを参照してください: Why does Simulation fail for Triple-Speed Ethernet Intel FPGA IP Multiport Design Exampル？
関連情報
トリプルスピード・イーサネット インテル® FPGA IP マルチポート・デザイン例でシミュレーションが失敗する理由ampル？
ディレクトリ構造
トリプルスピード イーサネット インテル FPGA IP デザイン example file ディレクトリには、生成された次のものが含まれます file10/100/1000 マルチポート イーサネット MAC 設計例の場合amp1000BASE-X/SGMII PCS と組込み PMA を搭載したファイル
- ハードウェア構成とテスト files (ハードウェア設計 example) は次の場所にあります。ample_dir>/hardware_test_design.
- シミュレーション files (シミュレーション専用のテストベンチ) は次の場所にあります。ample_dir>/example_テストベンチ。
- コンパイルのみの設計 exampルは次の場所にありますample_dir>/compilation_test_design.
- コンパイル テストとハードウェア テストの設計では、 fileにいるample_dir>/ex_tse/common.
Design Ex のディレクトリ構造ample
表 1. トリプルスピード イーサネット インテル FPGA IP テストベンチ File 説明
| ディレクトリ/File | 説明 |
| テストベンチとシミュレーション Files | |
| <デザイン_example_dir>/example_testbench/basic_avl_tb_top_mac_pcs.sv | トップレベルのテストベンチ file. テストベンチは DUT をインスタンス化し、Verilog HDL タスクを実行してパケットを生成および受け入れます。 |
| テストベンチ スクリプト | |
| <デザイン_example_dir>/example_testbench/run_vsim_mac_pcs.sh | テストベンチを実行する ModelSim スクリプト。 |
| 続き… | |
| ディレクトリ/File | 説明 |
| <デザイン_example_dir>/example_testbench/run_vcs_mac_pcs.sh | テストベンチを実行する Synopsys* VCS スクリプト。 |
| <デザイン_example_dir>/example_testbench/run_vcsmx_mac_pcs.sh | テストベンチを実行する Synopsys VCS MX スクリプト (Verilog HDL と System Verilog を VHDL と組み合わせたもの) |
| <デザイン_example_dir>/example_testbench/run_xcelium_mac_pcs.sh | テストベンチを実行する Xcelium* スクリプト。 |
表 2. トリプルスピード イーサネット インテル FPGA IP ハードウェア デザイン例ample File 説明
| ディレクトリ/File | 説明 |
| <デザイン_example_dir>/hardware_test_design/altera_eth_tse_hw.qpf | インテル Quartus Prime プロジェクト file. |
| <デザイン_example_dir>/hardware_test_design/altera_eth_tse_hw.qsf | インテル Quartus Prime プロジェクト設定 file. |
| <デザイン_example_dir>/hardware_test_design/altera_eth_tse_hw.sdc | シノプシスの設計上の制約 file秒。 これらをコピーして変更できます file独自の インテル Stratix® 10 デザイン用。 |
| <デザイン_example_dir>/hardware_test_design/altera_eth_tse_hw.v | 最上位 Verilog HDL 設計例ample file. |
| <デザイン_example_dir>/hardware_test_design/common/ | ハードウェア設計例ampルサポート files. |
デザイン Ex の生成ample
設計図生成手順ample
Exampトリプルスピード・イーサネット インテル FPGA IP パラメーター・エディターのデザイン・タブ
次の手順に従って、ハードウェア デザインを生成します。ampファイルとテストベンチ:
- インテル Quartus Prime プロ・エディション ソフトウェアで、 File ➤ 新しい Quartus Prime プロジェクトを作成する New Project Wizard、または File ➤ Open Project を選択して、既存の Quartus Prime プロジェクトを開きます。 ウィザードにより、デバイスを指定するように求められます。
- Intel Agilex デバイス ファミリを選択し、LVDS を備えたデバイスを選択します。
- [完了]をクリックしてウィザードを閉じます。
- IP カタログで、Interface Protocol ➤ Ethernet ➤ 1G Multirate を見つけて選択します。
- イーサネット ➤ トリプルスピードのイーサネット インテル FPGA IP。 [新しい IP バリエーション] ウィンドウが表示されます。
- 最上位の名前を指定してくださいカスタム IP バリエーション用。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
- [OK] をクリックします。 パラメータ エディタが表示されます。
- デザインexを生成するにはample, デザインを選択 exampプリセット ライブラリからプリセット ファイルを選択し、[適用] をクリックします。 デザインを選択すると、システムはデザインの IP パラメーターを自動的に入力します。 パラメーター エディターは、デザイン ex を生成するために必要なパラメーターを自動的に設定します。ampル。 [IP] タブのプリセット パラメータは変更しないでください。
- 例:ampルデザイン File[Simulation] オプションを選択してテストベンチを生成するか、[Synthesis] オプションを選択してハードウェア デザインを生成します。ampル。
- 注: デザイン ex を生成するには、少なくとも XNUMX つのオプションを選択する必要があります。ampル。
- 元でample Design タブの Generated HDL Format で、Verilog HDL または VHDL を選択します。
- [ターゲット開発キット] で、Agilex I シリーズ トランシーバー SoC 開発キット (AGIB027R31B1E2VR0) を選択するか、[なし] を選択します。
- 元をクリックしますampル・デザイン：「example_design」ボタン。 選択した例ample Design Directory ウィンドウが表示されます。
- デザインexを変更したい場合amp表示されたデフォルトのファイル ディレクトリ パスまたは名前 (eth_tse_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイル ディレクトリ名 (ample_dir>)。
- [OK]をクリックします。
設計例ampファイル パラメータ
Ex のパラメータampファイルデザインタブ
| パラメータ | 説明 |
| デザインを選択 | 利用可能な例ampIP パラメータ設定用のファイル デザイン。 |
| Exampルデザイン Files | の file異なる開発フェーズ用に生成する s。
• シミュレーション - 必要な fileex をシミュレートするための sampデザイン。 • 合成 - 合成を生成します。 file秒。 これらを使用します fileハードウェア・テスト用にインテル Quartus Prime プロ・エディション・ソフトウェアでデザインをコンパイルし、スタティック・タイミング解析を実行します。 |
| 生成する File 形式 | RTL の形式 file■ シミュレーション用 - Verilog または VHDL。 |
| ボードを選択 | デザイン インプリメンテーション用にサポートされているハードウェア。 Intel FPGA 開発ボードを選択すると、 ターゲットデバイス 開発キットのデバイスと一致するものです。
このメニューが利用できない場合は、選択したオプションでサポートされているボードがありません。 Agilex I シリーズ トランシーバー SoC 開発キット: このオプションを使用すると、デザインをテストすることができます。amp選択したインテル FPGA IP 開発キットのファイル。 このオプションは、 ターゲットデバイス インテル FPGA IP 開発キットのデバイスと一致するようにします。 ボード リビジョンのデバイス グレードが異なる場合は、ターゲット デバイスを変更できます。 なし: このオプションは、デザイン ex のハードウェアの側面を除外します。ampル。 |
トリプルスピード・イーサネット インテル FPGA IP デザイン例のシミュレーションampテストベンチ
Ex をシミュレートする手順ampテストベンチ
次の手順に従って、テストベンチをシミュレートします。
- テストベンチ シミュレーション ディレクトリに移動します。ample_dir>/example_テストベンチ。
- 選択したサポート対象シミュレーターのシミュレーション スクリプトを実行します。 スクリプトは、シミュレーターでテストベンチをコンパイルして実行します。 テストベンチをシミュレートする手順の表を参照してください。
テストベンチをシミュレートする手順
| シミュレーター | 説明書 |
| モデルシム* | コマンド ラインで、vsim -do run_vsim_mac_pcs.do と入力します。 ModelSim GUI を起動せずにシミュレートする場合は、vsim -c -do run_vsim_mac_pcs.do と入力します。 |
| シノプシス VCS*/VCS MX | コマンド ラインで、sh run_vcs_mac_pcs.sh または sh run_vcsmx_mac_pcs.sh と入力します。 |
| エクセリウム | コマンド ラインで、sh run_xcelium_mac_pcs.sh と入力します。 |
- 結果を分析します。 テストベンチが成功すると、XNUMX 個のパケットが送信され、同じ数のパケットが受信され、次のメッセージが表示されます。
デザイン Ex のコンパイルと設定ampハードウェアのファイル
ハードウェア デザイン ex をコンパイルするにはampファイルを作成してインテル Agilex デバイスで構成するには、次の手順に従います。
- ハードウェア設計を保証する exampファイルの生成が完了しました。
- インテル Quartus Prime プロ・エディション ソフトウェアで、 インテル Quartus Prime プロジェクトを開きます。ample_dir>/hardware_test_design/altera_eth_tse_hw.qpf.
- [処理] メニューで、[コンパイルの開始] をクリックします。
- コンパイルが成功したら、a.sof file で利用可能ですample_dir>/hardwarde_test_design ディレクトリ
10/100/1000 マルチポート イーサネット MAC 設計例amp1000BASE-X/SGMII PCS と組込み PMA を搭載したファイル
このデザインexampファイルは、トリプルスピード イーサネット IP を使用したインテル Agilex デバイスのイーサネット ソリューションを示しています。 Exからデザインを生成できますampTriple-Speed Ethernet IP パラメータ エディタの [Design] タブ。 デザインexを生成するにはamp最終製品で生成する予定の IP バリエーションのパラメーター値を最初に設定する必要があります。 デザインexの生成ample は、IP のコピーを作成します。 テストベンチとハードウェア設計例ampIP のコピーを被試験デバイス (DUT) として使用します。 DUT のパラメータ値を最終製品のパラメータ値と一致するように設定しないと、設計が失敗します。amp生成したファイルは、意図した IP バリエーションを実行しません。
特徴
- デザイン ex を生成しますamp内部 FIFO を使用しないトリプルスピード イーサネット マルチポート イーサネット MAC と、マルチチャネル共有 FIFO を使用する LVDS I/O を使用する PCS のファイル。
- 送信パスでトラフィックを生成し、トランシーバ LVDS I/O 外部ループバックを介して受信データを検証します。
- LVDS I/O を介した Tx および RX シリアル外部ループバック モード。
- 外部ループバックのみをサポートします。
- XNUMX つのポートのみをサポートします。
ハードウェアおよびソフトウェアの要件
- インテルは、次のハードウェアとソフトウェアを使用して設計をテストします。ampLinux システムのファイル:
- インテル Quartus Prime プロ・エディション ソフトウェア
- ModelSim、VCS、VCS MX、および Xcelium シミュレーター
機能説明
設計コンポーネント
| 成分 | 説明 |
| トリプルスピード・イーサネット インテル FPGA IP | トリプルスピード イーサネット インテル FPGA IP (altera_eth_tse) は、次の構成でインスタンス化されます。
• コア構成: — コアバリエーション: 10/100/1000Mb イーサネット MAC と 1000BASE-X/SGMII PCS — 内部 FIFO を使用： 選択されていない — ポート数: 4 — トランシーバータイプ: LVDS 入出力 • MAC オプション: — MAC 10/100 半二重サポートを有効にする: 選択済み — MII/GMII でローカル ループバックを有効にする: 選択済み — 補足 MAC ユニキャスト アドレスを有効にする： 選択されていない — 統計カウンターを含める: 選択済み — 64 ビットの統計バイト カウンターを有効にする： 選択されていない — マルチキャスト ハッシュテーブルを含める： 選択されていない — パケット ヘッダーを 32 ビット境界に揃える： 選択されていない — 全二重フロー制御を有効にする: 選択済み — VLAN 検出を有効にする： 選択されていない — マジック パケット検出を有効にする: 選択済み — MDIO モジュール (MDC/MDIO) を含む: 選択済み — ホスト クロック除数: 50 •タイムストamp オプション: — タイムストを有効にするamping： 選択されていない • PCS/トランシーバー オプション: — SGMII ブリッジを有効にする: 選択済み |
| クライアント ロジック | IP 経由で送受信されるパケットを生成および監視します。 |
| イーサネット トラフィック コントローラ | Avalon® メモリー・マップ・インターフェースを介して制御。 |
| JTAG Avalon メモリ マップド インターフェイス アドレス デコーダーへ | J を変換するTAG Avalon メモリマップ インターフェイスの信号。 |
クロックおよびリセット信号
| 信号 | 方向 | 幅 | 説明 |
| ref_clk | 入力 | 1 | レジスタ アクセス基準クロックと MAC FIFO ステータス インターフェイス クロックを駆動します。 クロックを 100 MHz に設定します。 |
| iopll_refclk | 入力 | 1 | 125 Gbps シリアル LVDS I/O インターフェイス用の 1.25 MHz 基準クロック。 |
シミュレーション
シミュレーション テスト ケースは、次の手順を実行します。
- デザインexを起動しますamp1Gの動作速度を持つle。
- トリプルスピード イーサネット MAC および PCS レジスタを設定します。
- 測定有効信号がアサートされるまで待機します。
- 非 PTP パケットをポート 0 に送信します。
- MAC RX ポート 0 は、受信したパケットを MAC TX ポート 1 に送信します。
テストベンチ
デザイン Ex のブロック図ample マルチポート 10/100/1000Mb イーサネット MAC、1000BASE-X/SGMII PCS、LVDS I/O シミュレーション テストベンチ
VCS Simulator のシミュレーションテスト結果
トリプルスピードの文書改訂履歴 イーサネット インテル FPGA IP インテル Agilex Design Exampユーザーガイド
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2022.12.09 | 22.3 | 21.1.0 | 初回リリース。 |
ドキュメント / リソース
 |
インテル トリプルスピード イーサネット Agilex FPGA IP 設計例ample [pdf] ユーザーガイド トリプルスピード イーサネット Agilex FPGA IP 設計例ample、トリプルスピード、イーサネット Agilex FPGA IP 設計例ampファイル、IP 設計例ample |
