低レイテンシ E タイル 40G イーサネット インテル FPGA IP 設計例ample

クイックスタートガイド

低レイテンシー E タイル 40G イーサネット インテル® FPGA IP コアは、シミュレーション・テストベンチとハードウェア設計の例を提供します。ampコンパイルとハードウェア テストをサポートするファイル。 デザインexを生成するときampインテル Quartus® Prime IP パラメーター・エディターは、自動的に fileハードウェアでデザインをシミュレート、コンパイル、およびテストするために必要です。 さらに、コンパイルされたハードウェア設計を Intel デバイス固有の開発キットにダウンロードして、相互運用テストを行うことができます。 Intel FPGA IP には、コンパイルのみの ex も含まれています。ampこのプロジェクトを使用して、IP コアの面積とタイミングをすばやく見積もることができます。 Low Latency E-Tile 40G Ethernet Intel FPGA IP は、デザイン ex をサポートします。amp幅広いパラメーターを使用したファイル生成。 しかし、デザインexampこれらのファイルは、低レイテンシー E タイル 40G イーサネット インテル FPGA IP コアのすべての可能なパラメーター化をカバーしているわけではありません。

Design Ex の開発手順ample

関連情報

• 低レイテンシ E タイル 40G イーサネット インテル FPGA IP ユーザーガイド
  Low Latency E-Tile 40G Ethernet IP の詳細については。
• 低レイテンシ E タイル 40G イーサネット インテル FPGA IP リリースノート
  IP リリース ノートには、特定のリリースにおける IP の変更がリストされています。

デザイン Ex の生成ample

手順

インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。 他の名前およびブランドは、他者の所有物であると主張される場合があります。

ExampLow Latency E-Tile 40G Ethernet Parameter Editor の [Design] タブ
Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit を選択してデザイン ex を生成ampインテル Stratix® 10 デバイス用のファイル。 Agilex F シリーズ トランシーバー SoC 開発キットを選択して、デザイン ex を生成します。ampインテル Agilex™ デバイス用のファイル。

次の手順に従って、ハードウェア デザインを生成します。ampファイルとテストベンチ:

1. インテル Quartus Prime プロ・エディション ソフトウェアで、 File ➤ 新規プロジェクト ウィザード
   新しい インテル Quartus Prime プロジェクトを作成する、または File ➤ Open Project を選択して、既存の インテル Quartus Prime ソフトウェア プロジェクトを開きます。 ウィザードは、デバイス ファミリとデバイスを指定するように求めます。
   注記：デザインexample は、選択内容をターゲット ボード上のデバイスで上書きします。 design exのメニューから対象ボードを指定しますampEx のファイル オプションampル デザイン タブ (手順 8)。
2. IP カタログで、Low Latency E-Tile 40G Ethernet Intel FPGA IP を見つけて選択します。 [新しい IP バリエーション] ウィンドウが表示されます。
3. カスタム IP バリエーションの最上位の名前を指定します。 インテル Quartus Prime IP パラメーター・エディターは、IP バリエーション設定を file 命名された.ip。
4. [OK] をクリックします。 IP パラメータ エディタが表示されます。
5. [IP] タブで、IP コア バリエーションのパラメーターを指定します。
   注記: 低レイテンシ E タイル 40G イーサネット インテル FPGA IP 設計例amp次のパラメータのいずれかを指定すると、ファイルは正しくシミュレートされず、正しく機能しません。
   1. プリアンブル パススルーを有効にする
   2. 値 3 に設定されたレディ レイテンシ
   3. TX CRC 挿入を有効にするをオフにする
6. 元でample Design タブの Exampルデザイン File[Simulation] オプションを有効にしてテストベンチを生成し、[Synthesis] オプションを選択してコンパイルのみのハードウェア デザイン ex を生成します。ampレ。
   注記: オン・ザ・エクスample Design タブの Generated HDL Format では、Verilog HDL のみが利用可能です。 この IP コアは VHDL をサポートしていません。
7. Target Development Kit の下で、Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit または Agilex F-series Transceiver-SoC Development Kit を選択します。
   注記: 選択した開発キットは、手順で選択したデバイスを上書きします
   1. インテル Stratix 10 E タイルのターゲット デバイスは 1SG280LU3F50E3VGS1 です。
   2. インテル Agilex E タイル デバイスのターゲットは AGFB014R24A2E2VR0 です。
8. [Ex の生成] をクリックします。ampルデザインボタン。 選択した例ample Design Directory ウィンドウが表示されます。
9. デザインexを変更したい場合amp表示されたデフォルトのファイル ディレクトリ パスまたは名前 (alt_e40c3_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイル ディレクトリ名 (ample_dir>)。
10. [OK]をクリックします。

関連情報

• IP コアのパラメーター
  IP コアのカスタマイズに関する詳細情報を提供します。
• インテル Stratix 10 E タイル TX シグナル・インテグリティー開発キット
• インテル Agilex F シリーズ FPGA 開発キット

設計例ampファイル パラメータ

Ex のパラメータampファイルデザインタブ

パラメータ	説明
デザインを選択	利用可能な例ampIP パラメータ設定用のファイル デザイン。 プリセット ライブラリからデザインを選択すると、このフィールドには選択したデザインが表示されます。
Exampルデザイン Files	の file異なる開発フェーズ用に生成する s。 •    シミュレーション—必要なものを生成します fileex をシミュレートするための sampデザイン。 •    合成—合成を生成します file秒。 これらを使用します fileハードウェア・テスト用にインテル Quartus Prime プロ・エディション・ソフトウェアでデザインをコンパイルし、スタティック・タイミング解析を実行します。
生成する File 形式	RTL の形式 file■ シミュレーション用 - Verilog または VHDL。
ボードを選択	デザイン インプリメンテーション用にサポートされているハードウェア。 Intel 開発ボードを選択すると、 ターゲットデバイス 開発キットのデバイスと一致するものです。 このメニューが利用できない場合は、選択したオプションでサポートされているボードがありません。 Agilex F シリーズ トランシーバー SoC 開発キット: このオプションを使用すると、デザインをテストすることができます。amp選択したインテル FPGA IP 開発キットのファイル。 このオプションは、 ターゲットデバイス AGFB014R24A2E2VR0の。 ボード リビジョンのデバイス グレードが異なる場合は、ターゲット デバイスを変更できます。
続き…

パラメータ	説明
	Stratix 10 TX E タイル トランシーバー シグナル インテグリティ開発キット: このオプションを使用すると、デザインをテストすることができます。amp選択したインテル FPGA IP 開発キットのファイル。 このオプションは、 ターゲットデバイス 1ST280EY2F55E2VGの。 ボード リビジョンのデバイス グレードが異なる場合は、ターゲット デバイスを変更できます。 なし: このオプションは、デザイン ex のハードウェアの側面を除外します。ampル。

ディレクトリ構造
低レイテンシ E タイル 40G イーサネット IP コア設計 example file ディレクトリには、生成された次のものが含まれます fileデザインexのsampル。

生成されたデザイン Ex のディレクトリ構造ample

• シミュレーション files (シミュレーション専用のテストベンチ) は次の場所にあります。ample_dir>/example_テストベンチ。
• コンパイルのみのexample design は次の場所にあります。ample_dir>/compilation_test_design.
• ハードウェア構成とテスト files (ハードウェア設計 example) は次の場所にあります。ample_dir>/hardware_test_design

ディレクトリと File 説明

File 名前	説明
eth_ex_40g.qpf	インテル Quartus Prime プロジェクト file.
eth_ex_40g.qsf	インテル Quartus Prime プロジェクト設定 file.
続き…

File 名前	説明
eth_ex_40g.sdc	Synopsys* の設計上の制約 file. これをコピーして変更できます file 独自の低レイテンシ E タイル 40G イーサネット インテル FPGA IP デザイン用。
eth_ex_40g.srf	インテル Quartus Prime プロジェクトのメッセージ抑制ルール file.
eth_ex_40g.v	最上位 Verilog HDL 設計例ample file.
eth_ex_40g_lock.sdc	シノプシスの設計上の制約 file 時計用。
一般/	ハードウェア設計例ampルサポート files.
hwtest/main.tcl	主要 file システムコンソールにアクセスするため。

設計例のシミュレーションampテストベンチ
コマンド プロンプトからシミュレーション スクリプトを実行して、デザインをコンパイルおよびシミュレーションできます。

1. コマンド プロンプトで、作業ディレクトリをample_dir>/example_テストベンチ。
2. 選択したサポート対象シミュレーターのシミュレーション スクリプトを実行します。 スクリプトは、シミュレーターでテストベンチをコンパイルして実行します。

テストベンチをシミュレートする手順

シミュレーター	説明書
モデルシム*	コマンド ラインで、vsim -do run_vsim.do と入力します。 ModelSim GUI を起動せずにシミュレートする場合は、vsim -c -do run_vsim.do と入力します。 注記： ModelSim-AE および ModelSim-ASE シミュレーターは、この IP コアをシミュレートできません。 ModelSim SE など、サポートされている別の ModelSim シミュレータを使用する必要があります。
VCS*	コマンド ラインで、sh run_vcs.sh と入力します。
VCSMX	コマンド ラインで、sh run_vcsmx.sh と入力します。 デザインに Verilog HDL および System Verilog with VHDL が含まれている場合は、このスクリプトを使用します。
NCシム	コマンド ラインで、sh run_ncsim.sh と入力します。
エクセリウム*	コマンド ラインで、sh run_xcelium.sh と入力します。

シミュレーションが成功すると、次のメッセージが表示されて終了します: Simulation Passed. またはテストベンチが完了しました。 正常に完了したら、結果を分析できます。

デザイン Ex のコンパイルと設定ampハードウェアのファイル
インテル FPGA IP コアのパラメーター・エディターを使用すると、デザインをコンパイルして構成することができます。ampターゲット開発キットのファイル

デザイン ex をコンパイルして構成するにはampハードウェアで .le を実行するには、次の手順に従います。

1. インテル Quartus Prime プロ・エディション・ソフトウェアを起動し、Processing ➤ Start Compilation を選択してデザインをコンパイルします。
2. SRAM オブジェクトの生成後 file .sof、次の手順に従って、ハードウェア デザイン ex をプログラムします。ampIntel デバイス上のファイル:
   1. ツール ➤ プログラマを選択します。
   2. Programmer で、[Hardware Setup] をクリックします。
   3. プログラミング デバイスを選択します。
   4. インテル TX ボードを選択して、インテル Quartus Prime プロ・エディションのセッションに追加します。
   5. モードが J に設定されていることを確認しますTAG.
   6. Intel デバイスを選択し、[デバイスの追加] をクリックします。 Programmer は、ボード上のデバイス間の接続のブロック図を表示します。
   7. .sof の行で、.sof のボックスをチェックします。
   8. .sof の Program/Configure オプションをオンにします。
   9. [スタート]をクリックします。

関連情報

• 階層的およびチームベースの設計のためのインクリメンタル コンパイル
• インテル FPGA デバイスのプログラミング

Hardware Design Ex でのターゲット デバイスの変更ample
Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit をターゲット デバイスとして選択した場合、Low Latency E-Tile 40G Ethernet Intel FPGA IP コアはハードウェア ex を生成します。ampターゲット デバイス 1ST280EY2F55E2VG のファイル デザイン。 Agilex F シリーズ トランシーバー SoC 開発キットをターゲット デバイスとして選択した場合、低レイテンシー E タイル 40G イーサネット インテル FPGA IP コアはハードウェア exampターゲット デバイス AGFB014R24A2E2VR0 のファイル デザイン。 指定されたターゲット デバイスは、開発キットのデバイスとは異なる場合があります。 ハードウェア デザイン例でターゲット デバイスを変更するにはamp次の手順に従います。

1. インテル Quartus Prime プロ・エディション ソフトウェアを起動し、ハードウェア テスト プロジェクトを開きます。 file /hardware_test_design/eth_ex_40g.qpf。
2. [割り当て] メニューで、[デバイス] をクリックします。 [デバイス] ダイアログ ボックスが表示されます。
3. [デバイス] ダイアログ ボックスで、開発キットのデバイス パーツ番号と一致する E タイル ベースのターゲット デバイス テーブルを選択します。 Intel の開発キットのリンクを参照してください。 web詳細についてはサイト。
4. 下の図に示すように、デバイスを選択するとプロンプトが表示されます。 生成されたピン割り当てと I/O 割り当てを保持するには、[いいえ] を選択します。
   デバイス選択のための インテル Quartus Prime プロンプト
5. デザインの完全なコンパイルを実行します。

これで、ハードウェアでデザインをテストできます。

関連情報

• インテル Stratix 10 E タイル TX シグナル・インテグリティー開発キット
• インテル Agilex F シリーズ FPGA 開発キット

ハードウェアでの低レイテンシ E タイル 40G イーサネット インテル FPGA IP デザインのテスト
Low Latency E-Tile 40G Ethernet インテル FPGA IP コアのデザインをコンパイルした後ampファイルをダウンロードして Intel デバイスで構成すると、システム コンソールを使用して、IP コアとその組み込みネイティブ PHY IP コア レジスタをプログラムできます。 システム コンソールをオンにしてハードウェア設計をテストするには、ex.amp次の手順に従います。

1. インテル Quartus Prime プロ・エディション・ソフトウェアで、Tools ➤ System Debugging Tools ➤ System Console を選択して、システム・コンソールを起動します。
2. [Tcl Console] ペインで cd hwtest と入力して、ディレクトリを /hardware_test_design/hwtest に変更します。
3. source main.tcl と入力して、J への接続を開きます。TAG マスター。

追加デザインexample コマンドを使用して、IP コアをプログラムできます。

• chkphy_status: クロック周波数と PHY ロック状態を表示します。
• chkmac_stats: MAC 統計カウンターの値を表示します。
• clear_all_stats: IP コアの統計カウンターをクリアします。
• start_pkt_gen: パケット ジェネレータを開始します。
• stop_pkt_gen: パケット ジェネレータを停止します。
• sys_reset_digital_analog: システムリセット。
• ループオン: 内部シリアル ループバックをオンにします。
• ループオフ: 内部シリアル ループバックをオフにします。
• reg_read : IP コアのレジスタ値を返します。 .
• reg_write : 書くアドレスの IP コア レジスタへ.

設計例のハードウェア テスト セクションのテスト手順に従います。ampファイルを開き、システム コンソールでテスト結果を観察します。

関連情報
System Console を使用した設計の分析とデバッグ

設計例ampファイル説明

E タイル ベースの 40G イーサネット設計 exampこのファイルは、IEEE 40ba 標準 CAUI-802.3 仕様に準拠した E タイル ベースのトランシーバー インターフェイスを備えた低レイテンシ E タイル 4G イーサネット インテル FPGA IP コアの機能を示しています。 Exからデザインを生成できますampLow Latency E-Tile 40G Ethernet Intel FPGA IP パラメーターエディターの [Design] タブ。
デザインexを生成するにはamp最終製品で生成する予定の IP コア バリエーションのパラメーター値を最初に設定する必要があります。 デザインexの生成ample は、IP コアのコピーを作成します。 テストベンチとハードウェア設計例ampこのバリエーションを DUT として使用します。 DUT のパラメータ値を最終製品のパラメータ値と一致するように設定しないと、設計が失敗します。amp生成したファイルは、意図した IP コアのバリエーションを実行しません。

注記：
テストベンチは、IP コアの基本的なテストを示します。 完全な検証環境に代わるものではありません。 シミュレーションおよびハードウェアで、独自の Low Latency E-Tile 40G Ethernet Intel FPGA IP デザインのより広範な検証を実行する必要があります。

特徴

• インテル Stratix 40 またはインテル Agilex デバイスを使用する E タイル トランシーバー用の 10G イーサネット MAC/PCS IP コアをサポートします。
• プリアンブル パススルーとリンク トレーニングをサポートします。
• デザインexを生成ampMAC 統計カウンター機能を備えたファイル。
• テストベンチとシミュレーション スクリプトを提供します。

ハードウェアおよびソフトウェアの要件
元をテストするにはampファイルの設計には、次のハードウェアとソフトウェアを使用します。

• インテル Quartus Prime プロ・エディション ソフトウェア
• システムコンソール
• ModelSim、VCS、VCS MX、NCSim、または Xcelium シミュレーター
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit または Intel Agilex F-series Transceiver-SoC Development Kit

機能説明
このセクションでは、E タイル ベースのトランシーバーで Intel デバイスを使用する 40G イーサネット MAC/PCS IP コアについて説明します。 送信方向では、MAC はクライアント フレームを受け入れ、PHY に渡す前にパケット間ギャップ (IPG)、プリアンブル、フレーム区切り文字 (SFD) の開始、パディング、および CRC ビットを挿入します。 PHY は、メディアを介してリモート エンドに確実に送信するために、必要に応じて MAC フレームをエンコードします。 受信方向では、PHY はフレームを MAC に渡します。 MAC は PHY からフレームを受け入れ、チェックを実行し、CRC、プリアンブル、および SFD を取り除き、残りのフレームをクライアントに渡します。

シミュレーション

テストベンチは IP コアを介してトラフィックを送信し、IP コアの送信側と受信側を実行します。

低レイテンシ E タイル 40G イーサネット設計 Exampブロック図

シミュレーション設計例ampトップレベルのテスト file basic_avl_tb_top.sv です。 この file 156.25 Mhz のクロック基準 clk_ref を PHY に提供します。 10 個のパケットを送受信するタスクが含まれています。

低レイテンシ E タイル 40G イーサネット コア テストベンチ File 説明

File 名前	説明
テストベンチとシミュレーション Files
Basic_avl_tb_top.sv	トップレベルのテストベンチ file. テストベンチは DUT をインスタンス化し、Verilog HDL タスクを実行してパケットを生成および受け入れます。
Basic_avl_tb_top_nc.sv	トップレベルのテストベンチ file NCSim シミュレータと互換性があります。
Basic_avl_tb_top_msim.sv	トップレベルのテストベンチ file ModelSim シミュレータと互換性があります。
テストベンチ スクリプト
run_vsim.do	テストベンチを実行する Mentor Graphics* ModelSim スクリプト。
run_vcs.sh	テストベンチを実行する Synopsys VCS スクリプト。
続き…

File 名前	説明
run_vcsmx.sh	テストベンチを実行する Synopsys VCS MX スクリプト (Verilog HDL と System Verilog を VHDL と組み合わせたもの)。
run_ncsim.sh	テストベンチを実行する Cadence NCSim スクリプト。
run_xcelium.sh	テストベンチを実行する Cadence Xcelium スクリプト。

テストの実行が成功すると、次の動作を確認する出力が表示されます。

1. RX クロックが安定するのを待っています
2. PHY ステータスの印刷
3. 10パケット送信
4. 10パケット受信
5. 「テストベンチが完了しました」と表示されます。

次のsampファイル出力は、成功したシミュレーション テストの実行を示しています。

• #RX アライメント待ち
• #RX デスキュー ロック
• #RX レーン アライメント ロック
• #TX対応
• #**パケット 1 を送信中…
• #**パケット 2 を送信中…
• #**パケット 3 を送信中…
• #**パケット 4 を送信中…
• #**パケット 5 を送信中…
• #**パケット 6 を送信中…
• #**パケット 7 を送信中…
• #**受信パケット 1…
• #**パケット 8 を送信中…
• #**受信パケット 2…
• #**パケット 9 を送信中…
• #**受信パケット 3…
• #**パケット 10 を送信中…
• #**受信パケット 4…
• #**受信パケット 5…
• #**受信パケット 6…
• #**受信パケット 7…
• #**受信パケット 8…
• #**受信パケット 9…
• #**受信パケット 10…

関連情報
設計例のシミュレーションample テストベンチ (7 ページ)

ハードウェアテスト
ハードウェア設計例ではampつまり、IP コアを内部シリアル ループバック モードでプログラムし、送信側でトラフィックを生成して、受信側でループバックすることができます。

低レイテンシ E タイル 40G イーサネット IP ハードウェア設計例ampハイレベルブロックダイアグラム

Low Latency E-Tile 40G イーサネット ハードウェア設計 exampファイルには、次のコンポーネントが含まれています。

• 低レイテンシ E タイル 40G イーサネット インテル FPGA IP コア。
• IP コアのプログラミング、およびパケットの生成とチェックを調整するクライアント ロジック。
• ハードウェア デザイン ex への 100 MHz 入力クロックから 50 MHz クロックを生成する IOPLLampル。
• JTAG Intel System Console と通信するコントローラー。 システム コンソールを介してクライアント ロジックと通信します。

提供された関連情報リンクの手順に従って、デザイン ex をテストします。amp選択したハードウェアにファイルを保存します。

関連情報

• ハードウェアでの低レイテンシ E タイル 40G イーサネット インテル FPGA IP デザインのテスト (9 ページ)
• System Console を使用した設計の分析とデバッグ

内部ループバック テスト
次の手順を実行して、内部ループバック テストを実行します。

1. システムをリセットします。
   sys_reset_digital_analog
2. クロック周波数と PHY ステータスを表示します。
   chkphy_status
3. 内部ループバック テストをオンにします。
   ループオン
4. クロック周波数と PHY ステータスを表示します。 rx_clk は 312.5 MHz に設定され、
   rx_pcs_ready は 1 に設定されます。
   chkphy_status
5. パケット ジェネレータを起動します。
   start_pkt_gen
6. パケット ジェネレータを停止します。
   stop_pkt_gen
7. Review 送受信されたパケットの数。
   chkmac_stats
8. 内部ループバック テストをオフにします。
   ループオフ

外部ループバック テスト
次の手順を実行して、外部ループバック テストを実行します。

1. システムをリセットします。
   sys_reset_digital_analog
2. クロック周波数と PHY ステータスを表示します。 rx_clk は 312.5 MHz に設定され、
   rx_pcs_ready は 1 に設定されます。 chkphy_status
3. パケット ジェネレータを起動します。
   start_pkt_gen
4. パケット ジェネレータを停止します。
   stop_pkt_gen
5. Review 送受信されたパケットの数。
   chkmac_stats

低レイテンシ E タイル 40G イーサネット設計 Exampファイル登録

低レイテンシ E タイル 40G イーサネット ハードウェア設計例ampファイル レジスタマップ
ハードウェア デザイン ex のメモリ マップド レジスタ範囲を一覧表示します。ampル。 これらのレジスタには、システム コンソールで reg_read および reg_write 関数を使用してアクセスします。

ワード オフセット	レジスタタイプ
0x300-0x3FF	PHY レジスタ
0x400-0x4FF	TX MAC レジスタ
0x500-0x5FF	RX MAC レジスタ
0x800-0x8FF	統計カウンター レジスタ – TX 方向
0x900-0x9FF	統計カウンター レジスタ – RX 方向
0x1000-1016	パケット クライアント レジスタ

パケット クライアント レジスタ
Low Latency E-Tile 40G イーサネット ハードウェア設計をカスタマイズできます。ampクライアント レジスタをプログラムすることによりファイルを作成します。

Addr	名前	少し	説明	ハードウェアリセット値	アクセス
0x1008	パケットサイズ構成	[29:0]	送信パケットサイズをバイト単位で指定します。 これらのビットは、PKT_GEN_TX_CTRL レジスタに依存しています。 • Bit[29:16]: パケットサイズの上限をバイト単位で指定します。 これはインクリメンタル モードにのみ適用されます。 • ビット [13:0]: — 固定モードの場合、これらのビットは送信パケット サイズをバイト単位で指定します。 — インクリメンタル モードの場合、これらのビットはパケットのインクリメンタル バイトを指定します。	0x25800040	RW
0x1009	パケット数制御	[31:0]	パケット ジェネレータから送信するパケット数を指定します。	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• ビット [0]: 予約。 • ビット [1]: パケット ジェネレータ ディセーブル ビット。 このビットを値 1 に設定してパケット ジェネレータをオフにし、値 0 にリセットしてパケット ジェネレータをオンにします。 • ビット [2]: 予約。 • ビット [3]: IP コアが MAC ループバック モードの場合、値は 1 です。 パケット クライアントがパケット ジェネレータを使用する場合、値は 0 です。	0x6	RW
続き…

Addr	名前	少し	説明	ハードウェアリセット値	アクセス
			• ビット [5:4]: — 00: ランダムモード — 01: 固定モード — 10: インクリメンタル モード • ビット [6]: このビットを 1 に設定すると、0x1009 レジスタを使用して、送信するパケットの固定数に基づいてパケット ジェネレータをオフにできます。 それ以外の場合、PKT_GEN_TX_CTRL レジスタのビット [1] を使用して、パケット ジェネレータをオフにします。 • ビット [7]: — 1: パケット間にギャップのない伝送用。 — 0: パケット間にランダムなギャップがある送信用。
0x1011	宛先アドレス下位 32 ビット	[31:0]	宛先アドレス（下位32ビット）	0x56780追加	RW
0x1012	宛先アドレス上位16ビット	[15:0]	宛先アドレス（上位16ビット）	0x1234	RW
0x1013	ソースアドレス下位32ビット	[31:0]	ソースアドレス（下位32ビット）	0x43210追加	RW
0x1014	ソースアドレス上位16ビット	[15:0]	ソースアドレス（上位16ビット）	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC ループバック リセット。 デザインをリセットするには、値 1 に設定します。ample MAC ループバック。	1'b0	RW

関連情報
低レイテンシ E タイル 40G イーサネット コントロールおよびステータス レジスタの説明 低レイテンシ E タイル 40G イーサネット IP コア レジスタについて説明します。

設計例ampインタフェース信号
低レイテンシ E タイル 40G イーサネット テストベンチは自己完結型であり、入力信号を駆動する必要はありません。

低レイテンシ E タイル 40G イーサネット ハードウェア設計例ampインタフェース信号

信号	方向	コメント
clk50	入力	このクロックは、ボード オシレータによって駆動されます。 • インテル Stratix 50 ボードで 10 MHz で駆動。 • Intel Agilex ボードで 100 MHz で駆動します。 ハードウェア設計例ampファイルは、このクロックをデバイスの IOPLL の入力にルーティングし、内部で 100 MHz クロックを駆動するように IOPLL を構成します。
clk_ref	入力	156.25 MHz で駆動します。
続き…

信号	方向	コメント
cpu_resetn	入力	IP コアをリセットします。 アクティブロー。 グローバル ハード リセット csr_reset_n を IP コアに駆動します。
tx_シリアル[3:0]	出力	トランシーバー PHY 出力シリアル データ。
rx_シリアル[3:0]	入力	トランシーバー PHY 入力シリアル データ。
ユーザー_LED[7:0]	出力	ステータス信号。 ハードウェア設計例ample は、これらのビットを接続して、ターゲット ボード上の LED を駆動します。 個々のビットは、次の信号値とクロック動作を反映しています。 • [0]: IP コアへのメイン リセット信号 • [1]: clk_ref の分割バージョン • [2]: clk50 の分割バージョン • [3]: 100 MHz ステータスクロックの分周版 [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

関連情報
インターフェイスと信号の説明 低レイテンシ E タイル 40G イーサネット IP コア信号とそれらが属するインターフェイスの詳細な説明を提供します。

低レイテンシーの E タイル 40G イーサネット インテル FPGA IP アーカイブ
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。

インテル Quartus Prime バージョン	IP コア バージョン	ユーザーガイド
20.1	19.1.0	低レイテンシ E タイル 40G イーサネット設計 Exampユーザーガイド

低レイテンシ E タイル 40G イーサネット設計 Ex の文書改訂履歴ampユーザーガイド

ドキュメントバージョン	インテル Quartus Prime バージョン	IPバージョン	変更点
2020.06.22	20.2	20.0.0	インテル Agilex デバイスのデバイス サポートが追加されました。
2020.04.13	20.1	19.1.0	初回リリース。

インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。 他の名前およびブランドは、他者の所有物であると主張される場合があります。

ドキュメント / リソース

インテル低遅延 E タイル 40G イーサネットインテル FPGA IP デザイン Example [pdf] ユーザーガイド 低レイテンシ E タイル 40G イーサネット インテル FPGA IP 設計例ampファイル、低遅延、E タイル 40G イーサネット インテル FPGA IP デザイン Exampファイル、インテル FPGA IP 設計例ampファイル、IP 設計例ample

参考文献

• ユーザーマニュアル