インテル Cyclone 10 LP FPGA デバイス
インテル® Cyclone® 10 LP デバイス以上view
インテル® インテル Cyclone® 10 LP FPGA は、低コストと低スタティック消費電力向けに最適化されており、大量生産でコスト重視のアプリケーションに最適です。
Intel Cyclone 10 LP デバイスは、高密度のプログラマブル ゲート、オンボード リソース、および汎用 I/O を提供します。 これらのリソースは、I/O 拡張とチップ間のインターフェイスの要件を満たします。 インテル Cyclone 10 LP アーキテクチャーは、多くの市場セグメントにわたるスマートでコネクテッド・エンド・アプリケーションに適しています。
- 産業用および自動車用
- ブロードキャスト、有線、無線
- コンピューティングとストレージ
- 政府、軍事、航空宇宙
- 医療、消費者、スマート エネルギー
無料でありながら強力な設計ツールの インテル Quartus® Prime ライト・エディション・ソフトウェア・スイートは、いくつかのクラスのユーザーの要件を満たします。
- 既存のFPGA設計者
- Nios® II プロセッサーを搭載した FPGA を使用する組み込み設計者
- FPGA を初めて使用する学生および愛好家
完全な IP Base Suite へのアクセスが必要な上級ユーザーは、インテル Quartus Prime スタンダード・エディションにサブスクライブするか、ライセンスを個別に購入できます。
- ソフトウェア開発ツール、Nios II プロセッサー
Nios II 32 ビット ソフト IP プロセッサおよび Embedded Design Suite (EDS) に関する詳細情報を提供します。 - インテル Quartus Prime IPベーススイート
- インテル Quartus Prime エディション
インテル Cyclone 10 LP の機能の概要
表 1. インテル Cyclone 10 LP デバイスの機能の概要
| 特徴 | 説明 |
| テクノロジー | • 低コスト、低消費電力の FPGA ファブリック
• 1.0 V および 1.2 V コアボリュームtageオプション • 商業用、工業用、および自動車用の温度グレードで利用可能 |
| パッケージ | • いくつかのパッケージ タイプとフットプリント:
— ファインライン BGA (FBGA) — 強化されたシン クアッド フラット パック (EQFP) — ウルトラ ファインライン BGA (UBGA) — マイクロファインライン BGA (MBGA) • ピン移行機能による複数のデバイス密度 • RoHS6準拠 |
| コアアーキテクチャ | • ロジック エレメント (LE) - XNUMX 入力ルックアップ テーブル (LUT) およびレジスタ
• すべての LE 間の豊富なルーティング/メタル相互接続 |
| 内部メモリブロック | • M9K — 9 キロビット (Kb) の組み込み SRAM メモリ ブロック、カスケード可能
• RAM (シングルポート、シンプルデュアルポート、または真のデュアルポート)、FIFO バッファ、または ROM として構成可能 |
| 埋め込み乗算器ブロック | • 18 つの 18 × 9 または 9 つの XNUMX × XNUMX 乗算器モード、カスケード可能
• アルゴリズムアクセラレーションのための完全な DSP IP スイート |
| クロックネットワーク | • デバイス全体を駆動し、すべてのデバイス象限に供給するグローバル クロック
• 最大 15 個のグローバル クロックを駆動できる最大 20 本の専用クロック ピン |
| フェーズロックループ (PLL) | • 最大 XNUMX つの汎用 PLL
• 堅牢なクロック管理と合成を提供します。 |
| 汎用 I/O (GPIO) | • 複数の I/O 規格のサポート
• プログラム可能な I/O 機能 • 真の LVDS およびエミュレートされた LVDS トランスミッタおよびレシーバ • オンチップ終端 (OCT) |
| SEU の軽減 | 構成および運用中の SEU の検出 |
| 構成 | • アクティブ シリアル (AS)、パッシブ シリアル (PS)、ファスト パッシブ パラレル (FPP)
•JTAG 構成スキーム • 構成データの解凍 • リモートシステムアップグレード |
インテル サイクロン
インテル Cyclone 10 LP で利用可能なオプション
Sampファイル Cyclone 10 LP デバイスの注文コードと利用可能なオプション — 暫定版
関連情報
拡張温度デバイスのサポート
- 拡張工業用動作温度をサポートするデバイスの発注部品番号、デバイスの動作スピード・グレード、および拡張ジャンクション温度範囲でタイミング解析を実行するために設定する インテル Quartus Prime オプションをリストします。
インテル Cyclone 10 LP の最大リソース
インテル Cyclone 10 LP デバイスの最大リソース数
| リソース | デバイス | ||||||||
| 10CL006 | 10CL010 | 10CL016 | 10CL025 | 10CL040 | 10CL055 | 10CL080 | 10CL120 | ||
| ロジックエレメント (LE) | 6,272 | 10,320 | 15,408 | 24,624 | 39,600 | 55,856 | 81,264 | 119,088 | |
| M9K
メモリ |
ブロック | 30 | 46 | 56 | 66 | 126 | 260 | 305 | 432 |
| 容量 (Kb) | 270 | 414 | 504 | 594 | 1,134 | 2,340 | 2,745 | 3,888 | |
| 18×18乗算器 | 15 | 23 | 56 | 66 | 126 | 156 | 244 | 288 | |
| ＰＬＬ | 2 | 2 | 4 | 4 | 4 | 4 | 4 | 4 | |
| クロック | 20 | 20 | 20 | 20 | 20 | 20 | 20 | 20 | |
| 最大I/O | 176 | 176 | 340 | 150 | 325 | 321 | 423 | 525 | |
| 最大LVDS | 65 | 65 | 137 | 52 | 124 | 132 | 178 | 230 | |
Intel Cyclone 10 LP パッケージプラン
Intel Cyclone 10 LP デバイスのパッケージプラン
GPIO 数には DCLK ピンは含まれません。 LVDS カウントには、DIFFIO と DIFFCLK のペアのみ (p ピンと n ピンの両方を備えた LVDS I/O) が含まれます。 関連情報を参照してください。
| デバイス | パッケージ | ||||||||||||
| タイプ | M164 164ピンMBGA | 256代 256ピンUBGA | 484代 484ピンUBGA | E144 144ピンEQFP | F484 484ピンFBGA | F780 780ピンFBGA | |||||||
| サイズ | 8mm × 8mm | 14 mm×14
mm |
19 mm×19
mm |
22 mm×22
mm |
23 mm×23
mm |
29 mm×29
mm |
|||||||
| ボール ピッチ | 0.5ミリメートル | 0.8ミリメートル | 0.8ミリメートル | 0.5ミリメートル | 1.0ミリメートル | 1.0ミリメートル | |||||||
| I/Oタイプ | GPIO | LVDS | GPIO | LVDS | GPIO | LVDS | GPIO | LVDS | GPIO | LVDS | GPIO | LVDS | |
| 10CL006 | — | — | 176 | 65 | — | — | 88 | 22 | — | — | — | — | |
| 10CL010 | 101 | 26 | 176 | 65 | — | — | 88 | 22 | — | — | — | — | |
| 10CL016 | 87 | 22 | 162 | 53 | 340 | 137 | 78 | 19 | 340 | 137 | — | — | |
| 10CL025 | — | — | 150 | 52 | — | — | 76 | 18 | — | — | — | — | |
| 10CL040 | — | — | — | — | 325 | 124 | — | — | 325 | 124 | — | — | |
| 10CL055 | — | — | — | — | 321 | 132 | — | — | 321 | 132 | — | — | |
| 10CL080 | — | — | — | — | 289 | 110 | — | — | 289 | 110 | 423 | 178 | |
| 10CL120 | — | — | — | — | — | — | — | — | 277 | 103 | 525 | 230 | |
関連情報
- インテル Quartus Prime ソフトウェアデバイスのピン配置に、インテル Cyclone 10 LP デバイスと比較して異なるピン数が表示されるのはなぜですかview?
- インテル Cyclone 10 LP デバイスで公開されている LVDS ペア数はどのようになりますか?view 計算された？
Intel Cyclone 10 LP I/O 垂直移行
インテル Cyclone 10 LP デバイス間の移行機能
- 矢印は移行パスを示します。 各垂直移行パスに含まれるデバイスは網掛けで表示されます。 同じパス内の I/O リソースが少ないデバイスは、明るい色合いで表示されます。
- 同じ移行パス内のデバイス間で完全な I/O 移行を実現するには、I/O 数が最も少ないデバイスに一致するように I/O 使用を制限します。
注記： ピンの移行の互換性を確認するには、ピンの移行を使用します。 View インテル Quartus Prime ソフトウェア Pin Planner のウィンドウ。
ロジックエレメントとロジックアレイブロック
LAB は、16 個のロジック エレメント (LE) と LAB 全体の制御ブロックで構成されます。 LE は、インテル Cyclone 10 LP デバイス・アーキテクチャーのロジックの最小単位です。 各 LE には XNUMX つの入力、XNUMX 入力ルックアップ テーブル (LUT)、レジスタ、および出力ロジックがあります。 XNUMX 入力 LUT は、XNUMX つの変数を使用して任意の関数を実装できる関数ジェネレーターです。
Intel Cyclone 10 LP デバイスファミリー LE
埋め込み乗算器
インテル Cyclone 10 LP デバイスの各組み込み乗算器ブロックは、18 つの個別の 18 × 9 ビット乗算器または 9 つの個別の XNUMX × XNUMX ビット乗算器をサポートします。 乗算器ブロックをカスケードして、より広範囲またはより深い論理構造を形成できます。
次のオプションを使用して、埋め込み乗算器ブロックの動作を制御できます。
- インテル Quartus Prime パラメーター・エディターを使用して関連する IP コアをパラメーター化する
- VHDL または Verilog HDL を使用して乗数を直接推論します。
インテルとパートナーは、インテル Cyclone 10 LP デバイス向けに次のような一般的な DSP IP を提供しています。
- 有限インパルス応答 (FIR)
- 高速フーリエ変換 (FFT)
- 数値制御発振器 (NCO) 機能
DSP デザインフローを合理化するために、DSP Builder ツールは インテル Quartus Prime ソフトウェアを MathWorks Simulink および MATLAB デザイン環境と統合します。
組み込みメモリブロック
組み込みメモリ構造は、M9K メモリ ブロック列で構成されます。 インテル Cyclone 9 LP デバイスの各 M10K メモリー・ブロックは、9 Kb のオンチップ・メモリーを提供します。 メモリ ブロックをカスケードして、より広範囲またはより深い論理構造を形成できます。 M9K メモリ ブロックは、RAM、FIFO バッファ、または ROM として構成できます。
表 4. M9K 動作モードとポート幅
| 操作モード | ポート幅 |
| シングルポート | ×1、×2、×4、×8、×9、×16、×18、×32、×36 |
| シンプルなデュアルポート | ×1、×2、×4、×8、×9、×16、×18、×32、×36 |
| 真のデュアルポート | ×1、×2、×4、×8、×9、×16、×18 |
クロッキングとPLL
インテル Cyclone 10 LP デバイスは、グローバル・クロック (GCLK) ネットワーク、専用クロック・ピン、および汎用 PLL を備えています。
- デバイス全体を駆動する最大 20 の GCLK ネットワーク
- 最大 15 本の専用クロック ピン
- PLL ごとに XNUMX つの出力を備えた最大 XNUMX つの汎用 PLL
PLL は、インテル Cyclone 10 LP デバイスに堅牢なクロック管理と合成を提供します。 ユーザー モードで PLL を動的に再コンフィギュレーションして、クロック位相または周波数を変更できます。
FPGA 汎用 I/O
インテル Cyclone 10 LP デバイスは、次の機能を備えた高度に構成可能な GPIO を提供します。
- 20 を超える一般的なシングルエンドおよび差動 I/O 規格をサポートします。
- プログラム可能なバスホールド、プルアップ抵抗、遅延、駆動強度。
- 信号の完全性を最適化するためのプログラム可能なスルーレート制御。
- シングルエンド I/O 規格向けに校正されたオンチップ直列終端 (RS OCT) またはドライバー インピーダンス マッチング (RS)。
- デバイス コアのロジック エレメントを使用して実装された LVDS SERDES を備えた真のエミュレートされた LVDS バッファ。
- ホットソケットのサポート。
構成
インテル Cyclone 10 LP デバイスは、SRAM セルを使用してコンフィギュレーション データを保存します。 構成データは、デバイスの電源が投入されるたびに、インテル Cyclone 10 LP デバイスにダウンロードされます。
EPCS または EPCQ (AS x1) フラッシュ コンフィギュレーション デバイスを使用して、コンフィギュレーション データを保存し、インテル Cyclone 10 LP FPGA をコンフィギュレーションできます。
- Intel Cyclone 10 LP デバイスは、1.5 V、1.8 V、2.5 V、3.0 V、および 3.3 V プログラミング ボリュームをサポートします。tages といくつかの構成スキーム。
- シングルイベントアップセット (SEU) 軽減機能は、コンフィギュレーション中、およびオプションでユーザー モード中に巡回冗長検査 (CRC) エラーを自動的に検出します(1)。
表 5. インテル Cyclone 10 LP デバイスでサポートされる構成スキームと機能
| 構成スキーム | 構成方法 | 減圧 | リモート システム アップグレード |
| アクティブシリアル(AS) | シリアル構成デバイス | はい | はい |
| パッシブシリアル(PS) | フラッシュメモリを備えた外部ホスト | はい | はい |
| ダウンロードケーブル | はい | — | |
| 高速パッシブ並列 (FPP) | フラッシュメモリを備えた外部ホスト | — | はい |
| JTAG | フラッシュメモリを備えた外部ホスト | — | — |
| ダウンロードケーブル | — | — |
関連情報 構成デバイス
EPCS および EPCQ 構成デバイスに関する詳細情報を提供します。
- ユーザー モード エラー検出は 1.0 V コア ボリュームではサポートされていませんtage インテル Cyclone 10 LP デバイスのバリエーション。
電源管理
インテル Cyclone 10 LP デバイスは、最適化された低電力プロセスに基づいて構築されています。
- XNUMX つのコア ボリュームで利用可能tage オプション: 1.2 V および 1.0 V
- 外部コンポーネントや特別な設計要件を必要としないホットソケット準拠
Intel Cyclone 10 LP デバイスのドキュメント改訂履歴view
| ドキュメントバージョン | 変更点 |
| 2022.05.27 | Enpirion のインスタンスを 電源管理 セクション。 |
| 2020.05.21 | パッケージ プランの表に、GPIO ピンと LVDS ピンのカウント方法を説明する説明と関連情報リンクが追加されました。 |
| 2019.12.30 | 関連情報リンクを追加しました。 拡張温度デバイスのサポート このページには、拡張温度範囲をサポートするデバイス、その動作スピード・グレード、およびタイミング解析に関連する インテル Quartus Prime 設定のリストが表示されます。 |
| 日付 | バージョン | 変更点 |
| 2017年XNUMX月 | 2017.05.08 | 初回リリース。 |
インテル® Cyclone® 10 LP デバイス以上view
ドキュメント / リソース
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インテル Cyclone 10 LP FPGA デバイス [pdf] ユーザーガイド C10LP51001、Cyclone 10 LP FPGA デバイス、Cyclone 10 LP、FPGA デバイス |
