ALINX AC7A200 ARTIX-7 FPGA 開発ボードユーザーマニュアル

AC7A200 (コアボードモデル、以下同じ) FPGA コアボードで、XILINX の ARTIX-7 シリーズ 100T XC7A200T-2FBG484I をベースとしています。高速、高帯域、大容量を備えた高性能コアボードです。高速データ通信、ビデオ画像処理、高速データ収集などに適しています。
この AC7A200 コアボードは、MICRON の MT41J256M16HA-125 DDR3 チップを 4 個使用しており、各 DDR の容量は 32G ビットです。 3 つの DDR チップが 25 ビットのデータバス幅に結合され、FPGA と DDRXNUMX 間の読み取り/書き込みデータ帯域幅は最大 XNUMXGb です。このような構成は、高帯域幅のデータ処理のニーズを満たすことができます。
AC7A200 コアボードは、180V レベルの標準 IO ポート 3.3 個、15V レベルの標準 IO ポート 1.5 個、および GTP 高速 RX/TX 差動信号 4 ペアを拡張します。大量の IO を必要とするユーザーにとって、このコアボードは良い選択となるでしょう。さらに、FPGAチップとインターフェース間の配線は等長かつ差動処理であり、コアボードのサイズはわずか2.36インチ×2.36インチで、二次開発に非常に適しています。

図 1-1: AC7A200 コアボード (前面) View)

図 1-2: AC7A200 コアボード (背面) View)

パート 2: FPGA チップ

前述したように、使用する FPGA モデルはザイリンクスの Artix-7 シリーズに属する XC200A2T-484FBG7I です。速度グレードは 2、温度グレードは業界グレードです。このモデルは 484 ピンの FGG484 パッケージです。ザイリンクス ARTIX-7 FPGA チップの命名規則は次のとおりです

図 2-1: ARTIX-7 シリーズの特定のチップモデルの定義

図 2-2: ボード上の FPGA チップ

FPGAチップXC7A200Tの主なパラメータは次のとおりです。

名前	特定のパラメーター
論理セル	215360
スライス	16-02-92
CLB フリップフロップ	269200
ブロックRAM（kb）	13140
DSP スライス	740
PCIe Gen2	1
XADC	1 XADC、12ビット、1Mbps AD
GTP トランシーバー	4 GTP、最大 6.6Gb/秒
スピードグレード	-2
温度グレード	産業

FPGA電源システム
Artix-7 FPGA の電源は、VCCINT、VCCBRAM、VCCAUX、VCCO、VMGTAVCC、VMGTAVTT です。 VCCINT は FPGA コアの電源ピンで、1.0V に接続する必要があります。 VCCBRAM は FPGA ブロック RAM の電源ピンで、1.0V に接続します。 VCCAUX は FPGA 補助電源ピンで、1.8V に接続します。 VCCO はボリュームですtagBANK0、BANK13～16、BANK34～35を含むFPGAの各BANKのe。 AC7A200 FPGA コアボードでは、BANK34 と BANK35 を DDR3 に接続する必要があります。tagBANK の接続は 1.5V で、voltag他のBANKのeは3.3Vです。 BANK15 と BANK16 の VCCO は LDO から電力を供給されており、LDO チップを交換することで変更できます。 VMGTAVCC は供給ボリュームですtage FPGA 内部 GTP トランシーバー、1.0V に接続。 VMGTAVTT は終了ボリュームですtagGTP トランシーバーの e、1.2V に接続。
Artix-7 FPGA システムでは、電源投入シーケンスが VCCINT、次に VCCBRAM、次に VCCAUX、最後に VCCO によって電源が供給される必要があります。 VCCINT と VCCBRAM のボリュームが同じ場合tage、同時に電源を入れることができます。力の順序tagエスが反転します。 GTP トランシーバーの電源投入シーケンスは、VCCINT、次に VMGTAVCC、次に VMGTAVTT です。 VCCINT と VMGTAVCC のボリュームが同じ場合tage、同時に電源を入れることができます。電源オフのシーケンスは、電源オンのシーケンスのちょうど逆です。

パート 3: アクティブ差動クリスタル

AC7A200 コアボードには、200 つの Sitime アクティブ差動クリスタルが装備されています。9102 つは 200.00MHz、モデルは SiT3-125MHz、FPGA のシステムメインクロックであり、DDR9102 制御クロックの生成に使用されます。もう 125 つは XNUMXMHz、モデルは SiTXNUMX -XNUMXMHz、GTP トランシーバーの基準クロック入力です。

パート 3.1: 200Mhz アクティブ差動クロック

図 1-3 の G1 は、開発ボードのシステムクロックソースを提供する 200M アクティブ差動クリスタルです。水晶出力は、FPGA の BANK34 グローバルクロックピン MRCC (R4 および T4) に接続されます。この 200Mhz 差動クロックは、FPGA 内のユーザーロジックを駆動するために使用できます。ユーザーは、FPGA 内の PLL と DCM を構成して、さまざまな周波数のクロックを生成できます。

図 3-1: 200Mhz アクティブ差動クリスタルの回路図

図 3-2: コアボード上の 200Mhz アクティブ差動クリスタル

200Mhz 差動クロックのピン割り当て

信号名	FPGAピン
SYS_CLK_P	R4
SYS_CLK_N	T4

パート 3.2: 125MHz アクティブ差動クリスタル
図 2-3 の G3 は 125MHz アクティブ差動水晶振動子で、FPGA 内の GTP モジュールに提供される基準入力クロックです。クリスタル出力は、FPGA の GTP BANK216 クロックピン MGTREFCLK0P (F6) および MGTREFCLK0N (E6) に接続されます。

図 3-3: 125MHz アクティブ差動クリスタルの回路図

図 3-4: コアボード上の 125MHz アクティブ差動水晶振動子

125MHz 差動クロックのピン割り当て

ネット名	FPGAピン
MGT_CLK0_P	F6
MGT_CLK0_N	E6

パート4：DDR3 DRAM

FPGA コアボード AC7A200 は Micron 4Gbit (512MB) DDR3 チップを 8 個 (合計 41Gbit) 搭載しており、モデルは MT256J16M125HA-41 (MT256K16M125HA-3 と互換性があります) です。 DDR400 SDRAM の最大動作速度は 800MHz (データレート 3Mbps) です。 DDR34 メモリシステムは、FPGA の BANK 35 および BANK3 のメモリインターフェイスに直接接続されています。 DDR4 SDRAM の具体的な構成を表 1-XNUMX に示します。

ビット番号	チップモデル	容量	工場
U5、U6	MT41J256M16HA-125	256Mx16ビット	ミクロン

表4-1：DDR3SDRAM構成

DDR3 のハードウェア設計では、信号の完全性を厳密に考慮する必要があります。 DDR3の高速かつ安定した動作を実現するために、回路設計およびPCB設計において、抵抗/終端抵抗のマッチング、配線インピーダンス制御、配線長制御を十分に考慮しています。図 4-1 は、DDR3 DRAM のハードウェア接続の詳細を示しています。

図 4-1: DDR3 DRAM の回路図

図 4-2: コアボード上の DDR3

DDR3 DRAM ピンの割り当て:

ネット名	FPGA ピン名	FPGA の製品番号
DDR3_DQS0_P	IO_L3P_T0_DQS_AD5P_35	E1
DDR3_DQS0_N	IO_L3N_T0_DQS_AD5N_35	D1
DDR3_DQS1_P	IO_L9P_T1_DQS_AD7P_35	K2
DDR3_DQS1_N	IO_L9N_T1_DQS_AD7N_35	J2
DDR3_DQS2_P	IO_L15P_T2_DQS_35	M1
DDR3_DQS2_N	IO_L15N_T2_DQS_35	L1
DDR3_DQS3_P	IO_L21P_T3_DQS_35	P5
DDR3_DQS3_N	IO_L21N_T3_DQS_35	P4
DDR3_DQ[0]	IO_L2P_T0_AD12P_35	C2
DDR3_DQ [1]	IO_L5P_T0_AD13P_35	G1
DDR3_DQ [2]	IO_L1N_T0_AD4N_35	A1
DDR3_DQ [3]	IO_L6P_T0_35	F3
DDR3_DQ [4]	IO_L2N_T0_AD12N_35	B2
DDR3_DQ [5]	IO_L5N_T0_AD13N_35	F1
DDR3_DQ [6]	IO_L1P_T0_AD4P_35	B1
DDR3_DQ [7]	IO_L4P_T0_35	E2
DDR3_DQ [8]	IO_L11P_T1_SRCC_35	H3
DDR3_DQ [9]	IO_L11N_T1_SRCC_35	G3
DDR3_DQ [10]	IO_L8P_T1_AD14P_35	H2
DDR3_DQ [11]	IO_L10N_T1_AD15N_35	H5
DDR3_DQ [12]	IO_L7N_T1_AD6N_35	J1
DDR3_DQ [13]	IO_L10P_T1_AD15P_35	J5
DDR3_DQ [14]	IO_L7P_T1_AD6P_35	K1
DDR3_DQ [15]	IO_L12P_T1_MRCC_35	H4
DDR3_DQ [16]	IO_L18N_T2_35	L4
DDR3_DQ [17]	IO_L16P_T2_35	M3
DDR3_DQ [18]	IO_L14P_T2_SRCC_35	L3
DDR3_DQ [19]	IO_L17N_T2_35	J6
DDR3_DQ [20]	IO_L14N_T2_SRCC_35	K3
DDR3_DQ [21]	IO_L17P_T2_35	K6
DDR3_DQ [22]	IO_L13N_T2_MRCC_35	J4
DDR3_DQ [23]	IO_L18P_T2_35	L5
DDR3_DQ [24]	IO_L20N_T3_35	P1
DDR3_DQ [25]	IO_L19P_T3_35	N4
DDR3_DQ [26]	IO_L20P_T3_35	R1
DDR3_DQ [27]	IO_L22N_T3_35	N2
DDR3_DQ [28]	IO_L23P_T3_35	M6
DDR3_DQ [29]	IO_L24N_T3_35	N5
DDR3_DQ [30]	IO_L24P_T3_35	P6
DDR3_DQ [31]	IO_L22P_T3_35	P2
DDR3_DM0	IO_L4N_T0_35	D2
DDR3_DM1	IO_L8N_T1_AD14N_35	G2
DDR3_DM2	IO_L16N_T2_35	M2
DDR3_DM3	IO_L23N_T3_35	M5
DDR3_A[0]	IO_L11N_T1_SRCC_34	AA4
DDR3_A[1]	IO_L8N_T1_34	AB2
DDR3_A[2]	IO_L10P_T1_34	AA5
DDR3_A[3]	IO_L10N_T1_34	AB5
DDR3_A[4]	IO_L7N_T1_34	AB1
DDR3_A[5]	IO_L6P_T0_34	U3
DDR3_A[6]	IO_L5P_T0_34	W1
DDR3_A[7]	IO_L1P_T0_34	T1
DDR3_A[8]	IO_L2N_T0_34	V2
DDR3_A[9]	IO_L2P_T0_34	U2
DDR3_A[10]	IO_L5N_T0_34	Y1
DDR3_A[11]	IO_L4P_T0_34	W2
DDR3_A[12]	IO_L4N_T0_34	Y2
DDR3_A[13]	IO_L1N_T0_34	U1
DDR3_A[14]	IO_L6N_T0_VREF_34	V3
DDR3_BA[0]	IO_L9N_T1_DQS_34	AA3
DDR3_BA[1]	IO_L9P_T1_DQS_34	Y3
DDR3_BA[2]	IO_L11P_T1_SRCC_34	Y4
DDR3_S0	IO_L8P_T1_34	AB3
DDR3_RAS	IO_L12P_T1_MRCC_34	V4
DDR3_CAS	IO_L12N_T1_MRCC_34	W4
DDR3_WE	IO_L7P_T1_34	AA1
DDR3_ODT	IO_L14N_T2_SRCC_34	U5
DDR3_リセット	IO_L15P_T2_DQS_34	W6
DDR3_CLK_P	IO_L3P_T0_DQS_34	R3
DDR3_CLK_N	IO_L3N_T0_DQS_34	R2
DDR3_CKE	IO_L14P_T2_SRCC_34	T5

パート5：QSPIフラッシュ

FPGA コアボード AC7A200 には 128M ビット QSPI フラッシュが 25 つ装備されており、モデルは N128Q3.3 で、XNUMXV CMOS vol を使用します。tage標準。 QSPI FLASHは不揮発性であるため、システムのブートイメージを保存するためのシステムのブートデバイスとして使用できます。これらのイメージには主にFPGAビットが含まれます files、ARM アプリケーションコード、ソフトコアアプリケーションコード、およびその他のユーザーデータ files. SPI FLASH の特定のモデルと関連パラメータを表 5-1 に示します。

位置	モデル	容量	工場
U8	N25Q128	128Mビット	ニューモニクス

表 5-1: QSPI フラッシュの仕様

QSPI FLASH は、FPGA チップの BANK0 と BANK14 の専用ピンに接続されます。クロックピンは BANK0 の CCLK0 に接続され、その他のデータ信号とチップセレクト信号はそれぞれ BANK00 の D03 ～ D14 ピンと FCS ピンに接続されます。図 5-1 は、QSPI フラッシュのハードウェア接続を示しています。

図 5-1: QSPI フラッシュの回路図

QSPI フラッシュのピン割り当て:

ネット名	FPGA ピン名	FPGA の製品番号
QSPI_CLK	CCLK_0	L12
QSPI_CS	IO_L6P_T0_FCS_B_14	T19
QSPI_DQ0	IO_L1P_T0_D00_MOSI_14	P22
QSPI_DQ1	IO_L1N_T0_D01_DIN_14	R22
QSPI_DQ2	IO_L2P_T0_D02_14	P21
QSPI_DQ3	IO_L2N_T0_D03_14	R21

図 5-2: コアボード上の QSPI フラッシュ

パート 6: コアボード上の LED ライト

AC3A7 FPGA コアボードには 200 つの赤色 LED ライトがあり、そのうちの 34 つは電源インジケータライト (PWR)、XNUMX つはコンフィギュレーション LED ライト (DONE)、もう XNUMX つはユーザー LED ライトです。コアボードに電力が供給されると、電源インジケータが点灯します。 FPGA がコンフィギュレーションされると、コンフィギュレーション LED が点灯します。ユーザー LED ライトは BANKXNUMX の IO に接続されており、ユーザーはプログラムによってライトのオン/オフを制御できます。 IO ボリュームのときtagユーザー LED に接続されている場合、ユーザー LED が点灯します。接続 IO ボリュームがtage がローの場合、ユーザー LED は消灯します。 LED ライトのハードウェア接続の概略図を図 6-1 に示します。

図 6-1: コアボード上の LED ライトの回路図

図 6-2: コアボード上の LED ライト

ユーザー LED のピン割り当て

信号名	FPGA ピン名	FPGA ピン番号	説明
LED1	IO_L15N_T2_DQS_34	W5	ユーザLED

パート7：JTAG インタフェース

JTAG テストソケット J1 は J 用の AC7A200 コアボード上で予約されていますTAG コアボードを単独で使用する場合のダウンロードとデバッグ。図 7-1 は J の回路図部分です。TAG TMS、TDI、TDO、TCK を含むポート。、GND、+3.3V の XNUMX つの信号です。

図 7-1: JTAG インターフェースの回路図

JTAG AC1A7 FPGA コアボードのインターフェイス J200 は、6 ピン 2.54 mm ピッチの XNUMX 列テストホールを使用します。 Jを使用する必要がある場合は、TAG コアボード上でデバッグするには、6 ピン XNUMX 列ピンヘッダーをはんだ付けする必要があります。
図 7-2 に J を示します。TAG AC1A7 FPGA コアボード上のインターフェイス J200。

図 7-2 JTAG コアボード上のインターフェース

パート 8: コアボード上の電源インターフェイス

AC7A200 FPGA コアボードを単独で動作させるために、コアボードには 2 ピン電源インターフェイス J2 が予約されています。ユーザーがコアボードの機能を個別に (キャリアボードなしで) デバッグしたい場合、外部デバイスはコアボードに電力を供給するために +5V を供給する必要があります。

図 8-1：コアボード上の電源インターフェースの回路図

図 8-2：コアボード上の電源インターフェース

パート 9: 基板対基板コネクタのピン割り当て

コアボードには合計 XNUMX つの高速基板間コネクタがあります。
コアボードは、80 つの 0.5 ピンボード間コネクタを使用してキャリアボードに接続します。 FPGA の IO ポートは、差動配線によって XNUMX つのコネクタに接続されています。コネクタのピン間隔はXNUMXmmで、キャリアボード上の基板対基板コネクタに挿入することで高速データ通信が可能です。

基板対基板コネクタ CON1
80 ピンの基板間コネクタ CON1 は、キャリアボード上の VCCIN 電源 (+5V) およびグランドに接続するために使用され、FPGA の通常の IO を拡張します。ここで注意すべき点は、BANK15 接続が DDR1 に接続されているため、CON34 の 34 ピンが BANK3 の IO ポートに接続されていることです。したがって、ボリュームtagこのBANK34のすべてのIOの規格は1.5Vです。

基板間コネクタ CON1 のピン割り当て

CON1 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル	CON1 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル
ピン1	VCCIN	–	+5V	ピン2	VCCIN	–	+5V
ピン3	VCCIN	–	+5V	ピン4	VCCIN	–	+5V
ピン5	VCCIN	–	+5V	ピン6	VCCIN	–	+5V
ピン7	VCCIN	–	+5V	ピン8	VCCIN	–	+5V
ピン9	グランド	–	地面	ピン10	グランド	–	地面
ピン11	NC	–	NC	ピン12	NC	–	NC
ピン13	NC	–	NC	ピン14	NC	–	NC
ピン15	NC	–	NC	ピン16	B13_L4_P	AA15	3.3V
ピン17	NC	–	NC	ピン18	B13_L4_N	AB15	3.3V
ピン19	グランド	–	地面	ピン20	グランド	–	地面
ピン21	B13_L5_P	Y13	3.3V	ピン22	B13_L1_P	Y16	3.3V
ピン23	B13_L5_N	AA14	3.3V	ピン24	B13_L1_N	AA16	3.3V
ピン25	B13_L7_P	AB11	3.3V	ピン26	B13_L2_P	AB16	3.3V
ピン27	B13_L7_P	AB12	3.3V	ピン28	B13_L2_N	AB17	3.3V
ピン29	グランド	–	地面	ピン30	グランド	–	地面
ピン31	B13_L3_P	AA13	3.3V	ピン32	B13_L6_P	W14	3.3V
ピン33	B13_L3_N	AB13	3.3V	ピン34	B13_L6_N	Y14	3.3V
ピン35	B34_L23_P	Y8	1.5V	ピン36	B34_L20_P	AB7	1.5V
ピン37	B34_L23_N	Y7	1.5V	ピン38	B34_L20_N	AB6	1.5V
ピン39	グランド	–	地面	ピン40	グランド	–	地面
ピン41	B34_L18_N	AA6	1.5V	ピン42	B34_L21_N	V8	1.5V
ピン43	B34_L18_P	Y6	1.5V	ピン44	B34_L21_P	V9	1.5V
ピン45	B34_L19_P	V7	1.5V	ピン46	B34_L22_P	AA8	1.5V
ピン47	B34_L19_N	W7	1.5V	ピン48	B34_L22_N	AB8	1.5V
ピン49	グランド	–	地面	ピン50	グランド	–	地面
ピン51	XADC_VN	M9	アナログ	ピン52	NC
ピン53	XADC_VP	L10	アナログ	ピン54	B34_L25	U7	1.5V
ピン55	NC	–	NC	ピン56	B34_L24_P	W9	1.5V
ピン57	NC	–	NC	ピン58	B34_L24_N	Y9	1.5V
ピン59	グランド	–	地面	ピン60	グランド	–	地面
ピン61	B16_L1_N	F14	3.3V	ピン62	NC	–	NC
ピン63	B16_L1_P	F13	3.3V	ピン64	NC	–	NC
ピン65	B16_L4_N	E14	3.3V	ピン66	NC	–	NC
ピン67	B16_L4_P	E13	3.3V	ピン68	NC	–	NC
ピン69	グランド	–	地面	ピン70	グランド	–	地面
ピン71	B16_L6_N	D15	3.3V	ピン72	NC	–	NC
ピン73	B16_L6_P	D14	3.3V	ピン74	NC	–	NC
ピン75	B16_L8_P	C13	3.3V	ピン76	NC	–	NC
ピン77	B16_L8_N	B13	3.3V	ピン78	NC	–	NC
ピン79	NC	–	NC	ピン80	NC	–	NC

図 9-1: コアボード上の基板間コネクタ CON1

基板対基板コネクタ CON2
80 ピンのメス接続ヘッダー CON2 は、FPGA の BANK13 および BANK14 の通常 IO を拡張するために使用されます。巻tag両方の BANK の規格は 3.3V です。

基板間コネクタ CON2 のピン割り当て

CON2 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル	CON2 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル
ピン1	B13_L16_P	W15	3.3V	ピン2	B14_L16_P	バージョン17	3.3V
ピン3	B13_L16_N	W16	3.3V	ピン4	B14_L16_N	W17	3.3V
ピン5	B13_L15_P	T14	3.3V	ピン6	B13_L14_P	15代	3.3V
ピン7	B13_L15_N	T15	3.3V	ピン8	B13_L14_N	バージョン15	3.3V
ピン9	グランド	–	地面	ピン10	グランド	–	地面
ピン11	B13_L13_P	バージョン13	3.3V	ピン12	B14_L10_P	AB21	3.3V
ピン13	B13_L13_N	バージョン14	3.3V	ピン14	B14_L10_N	AB22	3.3V
ピン15	B13_L12_P	W11	3.3V	ピン16	B14_L8_N	AA21	3.3V
ピン17	B13_L12_N	W12	3.3V	ピン18	B14_L8_P	AA20	3.3V
ピン19	グランド	–	地面	ピン20	グランド	–	地面
ピン21	B13_L11_P	Y11	3.3V	ピン22	B14_L15_N	AB20	3.3V
ピン23	B13_L11_N	Y12	3.3V	ピン24	B14_L15_P	AA19	3.3V
ピン25	B13_L10_P	バージョン10	3.3V	ピン26	B14_L17_P	AA18	3.3V
ピン27	B13_L10_N	W10	3.3V	ピン28	B14_L17_N	AB18	3.3V
ピン29	グランド	–	地面	ピン30	グランド	–	地面
ピン31	B13_L9_N	AA11	3.3V	ピン32	B14_L6_N	T20	3.3V
ピン33	B13_L9_P	AA10	3.3V	ピン34	B13_IO0	Y17	3.3V
ピン35	B13_L8_N	AB10	3.3V	ピン36	B14_L7_N	W22	3.3V
ピン37	B13_L8_P	AA9	3.3V	ピン38	B14_L7_P	W21	3.3V
ピン39	グランド	–	地面	ピン40	グランド	–	地面
ピン41	B14_L11_N	バージョン20	3.3V	ピン42	B14_L4_P	T21	3.3V
ピン43	B14_L11_P	20代	3.3V	ピン44	B14_L4_N	21代	3.3V
ピン45	B14_L14_N	バージョン19	3.3V	ピン46	B14_L9_P	Y21	3.3V
ピン47	B14_L14_P	バージョン18	3.3V	ピン48	B14_L9_N	Y22	3.3V
ピン49	グランド	–	地面	ピン50	グランド	–	地面
ピン51	B14_L5_N	R19	3.3V	ピン52	B14_L12_N	W20	3.3V
ピン53	B14_L5_P	P19	3.3V	ピン54	B14_L12_P	W19	3.3V
ピン55	B14_L18_N	18代	3.3V	ピン56	B14_L13_N	Y19	3.3V
ピン57	B14_L18_P	17代	3.3V	ピン58	B14_L13_P	Y18	3.3V
ピン59	グランド	–	地面	ピン60	グランド	–	地面
ピン61	B13_L17_P	T16	3.3V	ピン62	B14_L3_N	バージョン22	3.3V
ピン63	B13_L17_N	16代	3.3V	ピン64	B14_L3_P	22代	3.3V
ピン65	B14_L21_N	P17	3.3V	ピン66	B14_L20_N	T18	3.3V
ピン67	B14_L21_P	17円	3.3V	ピン68	B14_L20_P	R18	3.3V
ピン69	グランド	–	地面	ピン70	グランド	–	地面
ピン71	B14_L22_P	P15	3.3V	ピン72	B14_L19_N	R14	3.3V
ピン73	B14_L22_N	R16	3.3V	ピン74	B14_L19_P	P14	3.3V
ピン75	B14_L24_N	R17	3.3V	ピン76	B14_L23_P	13円	3.3V
ピン77	B14_L24_P	P16	3.3V	ピン78	B14_L23_N	14円	3.3V
ピン79	B14_IO0	P20	3.3V	ピン80	B14_IO25	15円	3.3V

図 9-2: コアボード上の基板間コネクタ CON2

基板対基板コネクタ CON3
80 ピンコネクタ CON3 は、FPGA の BANK15 および BANK16 の通常の IO を拡張するために使用されます。さらに、XNUMXつのJTAG 信号も CON3 コネクタを介してキャリアボードに接続されます。巻tagBANK15とBANK16の規格はLDOチップにより調整可能です。デフォルトでインストールされている LDO は 3.3V です。他の標準レベルを出力したい場合は、適切な LDO に置き換えることができます。

基板間コネクタ CON3 のピン割り当て

CON3 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル	CON3 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル
ピン1	B15_IO0	J16	3.3V	ピン2	B15_IO25	M17	3.3V
ピン3	B16_IO0	F15	3.3V	ピン4	B16_IO25	F21	3.3V
ピン5	B15_L4_P	G17	3.3V	ピン6	B16_L21_N	A21	3.3V
ピン7	B15_L4_N	G18	3.3V	ピン8	B16_L21_P	B21	3.3V
ピン9	グランド	–	地面	ピン10	グランド	–	地面
ピン11	B15_L2_P	G15	3.3V	ピン12	B16_L23_P	E21	3.3V
ピン13	B15_L2_N	G16	3.3V	ピン14	B16_L23_N	D21	3.3V
ピン15	B15_L12_P	J19	3.3V	ピン16	B16_L22_P	E22	3.3V
ピン17	B15_L12_N	H19	3.3V	ピン18	B16_L22_N	D22	3.3V
ピン19	グランド	–	地面	ピン20	グランド	–	地面
ピン21	B15_L11_P	J20	3.3V	ピン22	B16_L24_P	G21	3.3V
ピン23	B15_L11_N	J21	3.3V	ピン24	B16_L24_N	G22	3.3V
ピン25	B15_L1_N	G13	3.3V	ピン26	B15_L8_N	G20	3.3V
ピン27	B15_L1_P	H13	3.3V	ピン28	B15_L8_P	H20	3.3V
ピン29	グランド	–	地面	ピン30	グランド	–	地面
ピン31	B15_L5_P	J15	3.3V	ピン32	B15_L7_N	H22	3.3V
ピン33	B15_L5_N	H15	3.3V	ピン34	B15_L7_P	J22	3.3V
ピン35	B15_L3_N	H14	3.3V	ピン36	B15_L9_P	K21	3.3V
ピン37	B15_L3_P	J14	3.3V	ピン38	B15_L9_N	K22	3.3V
ピン39	グランド	–	地面	ピン40	グランド	–	地面
ピン41	B15_L19_P	K13	3.3V	ピン42	B15_L15_N	M22	3.3V
ピン43	B15_L19_N	K14	3.3V	ピン44	B15_L15_P	22円	3.3V
ピン45	B15_L20_P	M13	3.3V	ピン46	B15_L6_N	H18	3.3V
ピン47	B15_L20_N	L13	3.3V	ピン48	B15_L6_P	H17	3.3V
ピン49	グランド	–	地面	ピン50	グランド	–	地面
ピン51	B15_L14_P	L19	3.3V	ピン52	B15_L13_N	K19	3.3V
ピン53	B15_L14_N	L20	3.3V	ピン54	B15_L13_P	K18	3.3V
ピン55	B15_L21_P	K17	3.3V	ピン56	B15_L10_P	M21	3.3V
ピン57	B15_L21_N	J17	3.3V	ピン58	B15_L10_N	L21	3.3V
ピン59	グランド	–	地面	ピン60	グランド	–	地面
ピン61	B15_L23_P	L16	3.3V	ピン62	B15_L18_P	20円	3.3V
ピン63	B15_L23_N	K16	3.3V	ピン64	B15_L18_N	M20	3.3V
ピン65	B15_L22_P	L14	3.3V	ピン66	B15_L17_N	19円	3.3V
ピン67	B15_L22_N	L15	3.3V	ピン68	B15_L17_P	18円	3.3V
ピン69	グランド	–	地面	ピン70	グランド	–	地面
ピン71	B15_L24_P	M15	3.3V	ピン72	B15_L16_P	M18	3.3V
ピン73	B15_L24_N	M16	3.3V	ピン74	B15_L16_N	L18	3.3V
ピン75	NC	–		ピン76	NC	–
ピン77	FPGA_TCK	バージョン12	3.3V	ピン78	FPGA_TDI	R13	3.3V
ピン79	FPGA_TDO	13代	3.3V	ピン80	FPGA_TMS	T13	3.3V

図 9-3: コアボード上の基板間コネクタ CON3

基板対基板コネクタ CON4
80 ピンコネクタ CON4 は、FPGA BANK16 の通常の IO および GTP 高速データおよびクロック信号を拡張するために使用されます。巻tagBANK16のIOポートの規格はLDOチップにより調整可能です。デフォルトでインストールされている LDO は 3.3V です。ユーザーが他の標準レベルを出力したい場合は、適切な LDO に置き換えることができます。 GTP の高速データおよびクロック信号は、コアボード上で厳密に差動配線されます。データ線は信号の干渉を防ぐために同じ長さで一定の間隔を保っています。

基板間コネクタ CON4 のピン割り当て

CON4 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル	CON4 ピン	ネット名前	プログラマブルロジックピン	巻tage レベル
ピン1	NC	–	–	ピン2		–	–
ピン3	NC	–	–	ピン4		–	–
ピン5	NC	–	–	ピン6		–	–
ピン7	NC	–	–	ピン8		–	–
ピン9	グランド	–	地面	ピン10	グランド	–	地面
ピン11	NC	–	–	ピン12	MGT_TX2_P	B6	差分
ピン13	NC	–	–	ピン14	MGT_TX2_N	A6	差分
ピン15	グランド	–	地面	ピン16	グランド	–	地面
ピン17	MGT_TX3_P	D7	差分	ピン18	MGT_RX2_P	B10	差分
ピン19	MGT_TX3_N	C7	差分	ピン20	MGT_RX2_N	A10	差分
ピン21	グランド	–	地面	ピン22	グランド	–	地面
ピン23	MGT_RX3_P	D9	差分	ピン24	MGT_TX0_P	B4	差分
ピン25	MGT_RX3_N	C9	差分	ピン26	MGT_TX0_N	A4	差分
ピン27	グランド	–	地面	ピン28	グランド	–	地面
ピン29	MGT_TX1_P	D5	差分	ピン30	MGT_RX0_P	B8	差分
ピン31	MGT_TX1_N	C5	差分	ピン32	MGT_RX0_N	A8	差分
ピン33	グランド	–	地面	ピン34	グランド	–	地面
ピン35	MGT_RX1_P	D11	差分	ピン36	MGT_CLK1_P	F10	差分
ピン37	MGT_RX1_N	C11	差分	ピン38	MGT_CLK1_N	E10	差分
ピン39	グランド	–	地面	ピン40	グランド	–	地面
ピン41	B16_L5_P	E16	3.3V	ピン42	B16_L2_P	F16	3.3V
ピン43	B16_L5_N	D16	3.3V	ピン44	B16_L2_N	E17	3.3V
ピン45	B16_L7_P	B15	3.3V	ピン46	B16_L3_P	C14	3.3V
ピン47	B16_L7_N	B16	3.3V	ピン48	B16_L3_N	C15	3.3V
ピン49	グランド	–	地面	ピン50	グランド	–	地面
ピン51	B16_L9_P	A15	3.3V	ピン52	B16_L10_P	A13	3.3V
ピン53	B16_L9_N	A16	3.3V	ピン54	B16_L10_N	A14	3.3V
ピン55	B16_L11_P	B17	3.3V	ピン56	B16_L12_P	D17	3.3V
ピン57	B16_L11_N	B18	3.3V	ピン58	B16_L12_N	C17	3.3V
ピン59	グランド	–	地面	ピン60	グランド	–	地面
ピン61	B16_L13_P	C18	3.3V	ピン62	B16_L14_P	E19	3.3V
ピン63	B16_L13_N	C19	3.3V	ピン64	B16_L14_N	D19	3.3V
ピン65	B16_L15_P	F18	3.3V	ピン66	B16_L16_P	B20	3.3V
ピン67	B16_L15_N	E18	3.3V	ピン68	B16_L16_N	A20	3.3V
ピン69	グランド	–	地面	ピン70	グランド	–	地面
ピン71	B16_L17_P	A18	3.3V	ピン72	B16_L18_P	F19	3.3V
ピン73	B16_L17_N	A19	3.3V	ピン74	B16_L18_N	F20	3.3V
ピン75	B16_L19_P	D20	3.3V	ピン76	B16_L20_P	C22	3.3V
ピン77	B16_L19_N	C20	3.3V	ピン78	B16_L20_N	B22	3.3V
ピン79	NC	–		ピン80	NC	–

図 9-4: コアボード上の基板間コネクタ CON4

パート 10: 電源

AC7A200 FPGA コアボードは、キャリアボード経由で DC5V から電力を供給され、単独で使用する場合は Mini USB インターフェイスから電力を供給されます。損傷を避けるため、Mini USB とキャリアボードによって同時に電力を供給しないように注意してください。ボード上の電源設計図を図 10-1 に示します。

図 10-1：コアボードの電源回路図
コアボードは +5V で駆動され、3.3 つの DC/DC 電源チップ TLV1.5RGT を介して +1.8V、+1.0V、+62130V、+1.0V の 6 方向電源に変換されます。 +3V の電流は最大 3819A、他の 5 つの出力電流は最大 3A です。 VCCIO は 3 つの LDOSPX15M16-15,16-XNUMX によって生成されます。 VCCIO は主に FPGA の BANKXNUMX と BANKXNUMX に電源を供給します。ユーザーはBANKXNUMX、XNUMXのIOを別のボリュームに変更できますtagLDO チップを交換することで標準規格に準拠します。 1.5V は VTT および VREF vol を生成します。tagTI の TPS3 を介して DDR51200 に必要です。 GTP トランシーバー用の MGTAVTT および MGTAVCC の 1.8V 電源は、TI の TPS74801 チップによって生成されます。各配電の機能を次の表に示します。

電源	関数
+1.0V	FPGA コアボリュームtage
+1.8V	FPGA補助ボリュームtage、TPS74801電源
+3.3V	FPGAのバンク0、バンク13、バンク14のVCCIO、QSIP FLASH、クロッククリスタル
+1.5V	FPGAのDDR3、Bank34、Bank35
VREF、VTT（+ 0.75V）	DDR3
CCIP(+3.3V)	FPGA バンク 15、バンク 16
MGTAVTT(+1.2V)	FPGAのGTPトランシーバーバンク216
MGTVCC(+1.0V)	FPGAのGTPトランシーバーバンク216

Artix-7 FPGA の電源にはパワーオンシーケンス要件があるため、回路設計ではチップの電源要件に従って設計しており、パワーオンは 1.0V->1.8V->(1.5V) です。 V、3.3V、VCCIO) および 1.0V-> MGTAVCC -> MGTAVTT、チップの正常な動作を保証する回路設計。
AC7A200 FPGA コアボードの電源回路を図 10-2 に示します。