MICROCHIP v2.3 Gen 2 デバイス コントローラ

導入

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この CoreRxIODBitAlign 汎用トレーニング IP は、使用されているデータやプロトコルに関係なく、ビット アライメントのために Rx パスの IO ギアリング ブロックで使用されます。CoreRxIODBitAlign を使用すると、クロック パスに対するデータ パスの遅延を調整できます。

CoreRxIODBitAlign の概要

コア バージョン	このドキュメントはCoreRxIODBitAlign v2.3に適用されます。
対応デバイス	CoreRxIODBitAlign は次のファミリをサポートしています。
家族	• PolarFire® SoC
	•ポーラーファイア
	注記： 詳細については、 製品ページ
サポートされるツール フロー	Libero® SoC v12.0以降のリリースが必要です
サポートされているインターフェース	—
ライセンス	CoreRxIODBitAlignにはライセンスは必要ありません
インストール手順	CoreRxIODBitAlign は、Libero SoC ソフトウェアの IP カタログ更新機能を使用して自動的に Libero SoC ソフトウェアの IP カタログにインストールするか、カタログから手動でダウンロードする必要があります。IP コアが Libero SoC ソフトウェア IP カタログにインストールされると、SmartDesign 内で構成、生成、インスタンス化され、Libero プロジェクトに組み込まれます。
デバイスの利用と パフォーマンス	CoreRxIODBitAlignの使用率とパフォーマンス情報の概要は、8.デバイスの使用率とパフォーマンスに記載されています。rフォーマンス

CoreRxIODBitAlign 変更ログ情報

このセクションでは、view 最新リリースから順に、新しく組み込まれた機能の一覧を示します。解決された問題の詳細については、「7. 解決された問題」セクションを参照してください。

コアRxIODBitAlign バージョン2.3	何ですか 新しい                   • MIPIベースのトレーニングメカニズムに更新
コアRxIODBitAlign バージョン2.2	新着情報        • トップモジュールに左目と右目のタップ遅延情報を追加しました

特徴

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CoreRxIODBitAlign には次の機能があります。

• 異なるアイ幅1～7のビットアライメントをサポート
• 異なるファブリックダブルデータレート（DDR）モード2/4/3p5/5をサポート
• スキップと再開/保留メカニズムをサポート
• LPシグナリングフレーム開始によるモバイルインダストリープロセッサインターフェース（MIPI）トレーニングをサポート
• ビットアライメント用の256タップ遅延をサポート

機能説明

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CoreRxIODBitAlign と Rx IOD インターフェース

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次の図は、CoreRxIODBitAlign の高レベル ブロック図を示しています。

• この説明は、PolarFire® および PolarFire SoC デバイスをサポートする CoreRxIODBitAlign について説明しています。
• CoreRxIODBitAlign はトレーニングを実行し、IO Digital (IOD) デバイスと IO Gearing (IOG) をインターフェイスして、遅延を調整し、データを正しくキャプチャする動的ソースとしてサポートする役割も担います。
• 完全なトレーニング メカニズムのフローは、「5. タイミング ダイアグラム」セクションで説明されています。
• CoreRxIODBitAlignは、クロックパスに対するデータパスの遅延を動的に追加または削除することをサポートします。ここで、RX_DDRX_DYNインターフェースは、タップ遅延を上方向に追加することで、クロック対データマージントレーニングを実行するためにCoreRxIODBitAlignに制御を提供します。CoreRxIODBitAlignは、後で再view (各タップ遅延増分の) RX_DDRX_DYN インターフェイスからのフィードバック ステータス フラグを格納します。
• CoreRxIODBitAlign は、RX_DDRX_DYN インターフェイスが範囲外の状態に達するまで、タップの増分ごとにトレーニングを継続します。
• 最後に、CoreRxIODBitAlign は完全なフィードバック ステータス フラグをスイープします。このステップでは、データのビット アライメントをクロック エッジから 90 度中心になるように最適化して計算します。
• 最終的に計算されたタップ遅延は RX_DDRX_DYN インターフェイスにロードされ、ビット アライメント トレーニングが完了します。
• この CoreRxIODBitAlign でサポートされる機能の詳細は、次のとおりです。

動的再トレーニングメカニズム

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• CoreRxIODBitAlign は、フィードバック ステータス フラグ (IOD_EARLY/IOD_LATE) を継続的に監視し、フラグが切り替わっているかどうかを確認します。
• IP はまず、以前に計算したタップを +/- 4 タップ分上または下に調整します。その後も、フラグが切り替わると、IP はトレーニングを再度トリガーします。

ホールド機構（質問する)

• この機能は、トレーニングをホールド状態にする必要がある場合に使用されます。BIT_ALGN_HOLD はアクティブ ハイ レベル ベースの入力であり、ホールドするにはアサートし、トレーニングを続行するにはデアサートする必要があります。
• この機能を有効にするには、コンフィギュレータで HOLD_TRNG パラメータを 1 に設定する必要があります。このパラメータはデフォルトで 0 に設定されています。

再起動メカニズム（質問する)

• この機能はトレーニングを再開するために使用されます。トレーニングを再開するには、BIT_ALGN_RSTRT 入力をシリアル クロック (SCLK) の 1 クロック パルスの間アサートする必要があります。
• これにより、IP のソフト リセットが開始され、BIT_ALGN_DONE が 0 に、BIT_ALGN_START が 1 にリセットされます。

スキップメカニズム（質問する)

• この機能は、トレーニングが不要で、完全なトレーニングをバイパスできる場合に使用されます。BIT_ALGN_SKIP はアクティブ ハイ レベル ベースの入力であり、完全なトレーニングをスキップするにはアサートする必要があります。
• この機能を有効にするには、コンフィギュレータで SKIP_TRNG パラメータを 1 に設定する必要があります。このパラメータはデフォルトで 0 に設定されています。

MIPIベースのトレーニングメカニズム（質問する)

• この機能を有効にするには、コンフィギュレータで MIPI_TRNG パラメータを 1 に設定する必要があります。設定すると、LP_IN 入力ポートが CoreRxIODBitAlign に追加されます。
• IP は LP_IN 入力ポートの立ち下がりエッジを検出します。これは、トレーニングを開始するためのフレームの有効な開始を示します。

CoreRxIODBitAlign パラメータとインターフェース信号

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設定GUIパラメータ（質問する)

このコアリリースには構成パラメータはありません。

ポート（質問する)

次の表は、CoreRxIODBitAlign の設計で使用される入力信号と出力信号を示しています。

表 3-1.入力信号と出力信号

信号	方向	ポート幅（ビット）	説明
時計 そして リセット
シルク	入力	1	布製時計
PLL_ロック	入力	1	PLLロック
リセット	入力	1	アクティブロー非同期リセット
データバスと制御
IOD_EARLY	入力	1	データアイモニター早期フラグ
IOD_LATE	入力	1	データアイモニター遅延フラグ
IOD_OOR	入力	1	遅延ラインのデータアイモニター範囲外フラグ
ビットALGN_EYE_IN	入力	3	ユーザーはデータアイモニターの幅を設定する
ビットALGN_RSTRT	入力	1	ビットアライントレーニングの再開（パルスベースのアサーション） 1— トレーニングの再開 0— トレーニングの再開なし
ビットALGN_CLR_FLGS	出力	1	早期または遅延フラグをクリア
ビットALGN_LOAD	出力	1	デフォルトをロード
ビットALGN_DIR	出力	1	遅延ラインの上下方向 1— 上（1タップ増加） 0— 下（1タップ減少）
ビットALGN_MOVE	出力	1	移動パルスの遅延を増やす
ビットアラインメントスキップ	入力	1	ビットアライントレーニングスキップ（レベルベースのアサーション） 1 — トレーニングをスキップします。SKIP_TRNGパラメータが1に設定されている場合にのみ有効です。 0 — トレーニングは通常通り進める必要があります
ビットアラインメントホールド	入力	1	ビットアライントレーニングホールド（レベルベースのアサーション） 1 — トレーニングを保留し、HOLD_TRNGパラメータが1に設定されている場合にのみ有効です。 0 — トレーニングは通常通り進める必要があります
ビット	出力	1	ビットアライントレーニングエラー（レベルベースのアサーション）1—エラー 0—エラーなし
ビットALGN_START	出力	1	ビットアライントレーニング開始（レベルベースのアサーション）1—開始済み 0—未開始
ビットALGN_DONE	出力	1	ビットアライントレーニング完了（レベルベースのアサーション） 1—完了 0—未完了

信号	方向	ポート幅（ビット）	説明
LP_IN	入力	1	MIPIベースのフレームトレーニング（レベルベースのアサーション） 1 — アクティブ ロー信号は、フレームの開始を示すためにローにアサートする必要があり、フレームの終了時にのみデアサートする必要があります。 0 — トレーニングは通常どおりに進行する必要があり、この信号は内部で低く設定する必要があります。
DEM_BIT_ALGN_TAPDLY	出力	8	計算された TAP 遅延は、IP によって BIT_ALGN_DONE がハイに設定されると有効になります。
RX_BIT_ALIGN_LEFT_WIN	出力	8	左データアイモニター値 注記： 値は、出力 BIT_ALGN_DONE が 1 に設定され、出力 BIT_ALGN_START が 0 に設定されている場合にのみ有効です。パラメータ SKIP_TRNG が設定されている場合は、0 を返します。
RX_BIT_ALIGN_RGHT_WIN	出力	8	右データアイモニター値 注記： 値は、出力 BIT_ALGN_DONE が 1 に設定され、出力 BIT_ALGN_START が 0 に設定されている場合にのみ有効です。パラメータ SKIP_TRNG が設定されている場合は、0 を返します。

Libero Design Suite での CoreRxIODBitAlign の実装

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スマートデザイン (質問する)

• CoreRxIODBitAlignはSmartDesign IP展開設計環境にプリインストールされています。次の図は、ampインスタンス化された CoreRxIODBitAlign のファイル。
• コアは、図 4-2 に示すように、SmartDesign の構成ウィンドウを使用して構成されます。
• SmartDesignを使用してコアをインスタンス化および生成する方法の詳細については、以下を参照してください。 SmartDesign ユーザーガイド.

SmartDesign での CoreRxIODBitAlign の設定 (質問する)

• コアは、次の図に示すように、SmartDesign 内の構成 GUI を使用して構成されます。

シミュレーションフロー（質問する)

• CoreRxIODBitAlign のユーザー テストベンチはすべてのリリースに含まれています。
• シミュレーションを実行するには、次の手順を実行します。SmartDesign でユーザー テストベンチ フローを選択し、[生成] ペインで [保存して生成] をクリックします。
• ユーザーテストベンチは、コアテストベンチ構成GUIから選択されます。SmartDesignがLibero® SoCプロジェクトを生成すると、ユーザーテストベンチがインストールされます。 files.
• ユーザー テストベンチを実行するには、Libero SoC 設計階層ペインで設計ルートを CoreRxIODBitAlign インスタンスに設定し、Libero SoC 設計フロー ウィンドウでシミュレーションをクリックします。
• これにより、ModelSim® が呼び出され、シミュレーションが自動的に実行されます。
• 次の図は、例を示していますampシミュレーション サブシステムのファイルです。シミュレーションには、CoreRxIODBitAlign を使用したループバック モードで IOG_IOD コンポーネント DDRX4 と DDTX4 を使用します。
• ここで、生成された PRBS データは DDTX4 によって DDRX4 にシリアルに送信され、最後に、トレーニングが完了した後に PRBS チェッカーを使用してデータの整合性がチェックされます。

Libero SoCでの合成（質問する)

• 構成 GUI で選択した構成で合成を実行するには、デザイン ルートを適切に設定します。[Implement Design] の [Design Flow] タブで、[Synthesize] を右クリックし、[Run] をクリックします。

Libero SoCにおける配置配線（質問する)

• デザイン ルートを適切に設定し、合成を実行します。[デザイン フロー] タブの [デザインの実装] で、[配置と配線] を右クリックし、[実行] をクリックします。

システム統合（質問する)

• このセクションでは、CoreRxIODBitAlign の統合を容易にするためのヒントを示します。
• 使用される Rx/Tx IOG は、多数の入力および出力モードをサポートします。これらのデータおよびクロック レートは、最終的なシリコン特性に基づいて、遅くなる場合もあれば、速くなる場合もあります。
• 次の表にデータとクロック レートを示します。

表4-1. データとクロックレート

IOGモード	方向	ギア比	予想される最大IOデータレート	IO クロック レート	コア クロック レート	データタイプ
DDR4 メモリ	入力	8:1	1600 Mbps	800 MHz	200 MHz	東ドイツ

次の図は、例を示していますampCoreRXIODBitAlign サブシステム統合のファイル。

• 前述のサブシステムは、シミュレーションに CoreRxIODBitAlign を使用したループバック モードで IOG_IOD コンポーネント DDRX4 と DDTX4 を使用します。ここで、生成された PRBS データは IOG_IOD_DDRTX4_0 によってシリアルに IOG_IOD_DDRX4_PF_0 に送信されます。
• CoreRxIODBitAlign は、コンポーネント IOG_IOD_DDRX1_PF_0 を使用してトレーニング (BIT_ALIGN_START を 4 に設定、BIT_ALIGN_DONE を 0 に設定) を実行し、最後に、トレーニングが完了すると (BIT_ALIGN_START を 0 に設定、BIT_ALIGN_DONE を 1 に設定)、PRBS チェッカーを使用してデータの整合性をチェックします。

テストベンチ（質問する)

• CoreRxIODBitAlign を検証およびテストするには、ユーザー テストベンチと呼ばれる統合テストベンチが使用されます。

ユーザーテストベンチ（質問する)

• CoreRxIODBitAlign のリリースには、CoreRxIODBitAlign のいくつかの機能を検証するユーザー テストベンチが含まれています。次の図は、CoreRxIODBitAlign ユーザー テストベンチを示しています。
• 上の図に示すように、ユーザー テストベンチは、ループバック モードで検証するための Microchip DirectCore CoreRxIODBitAlign DUT、PRBS_GEN、PRBS_CHK、CCC、IOG_IOD_TX、および IOG_IOD_RX で構成されています。
• クロック調整回路 (CCC) は、クロックが安定しているときに CORE_CLK と IO_CLK を駆動します。
• PRBS_GEN はパラレル データを IOG_IOD_TX に送信し、次に IOG_ID_RX はシリアル データをパラレルで受信します。
• CoreRxIODBitAlign DUT は IOD_CTRL 信号を使用してトレーニングを実行します。トレーニングが完了すると、PRBS_CHK ブロックが有効になり、IOG_IOD_RX ブロックからのデータの整合性がチェックされます。
• 重要： ユーザー テストベンチは固定構成のみをサポートします。

タイミング図

(質問する)

• このセクションでは、CoreRxIODBitAlign のタイミング図について説明します。

CoreRxIODBitAlignトレーニングタイミング図（質問する)

• 次のタイミング図は、amp次のパラメータを持つトレーニング シーケンスのファイル。
• CoreRxIODBitAlignはファブリッククロックまたはSCLK、またはCCCまたはPLLコンポーネントからのOUT2_FABCLK_*に基づいて動作し、使用されるPF_IOD_GENERIC_RX IODコンポーネントはビットアライメントのためにOUT*_HS_IO_CLK_*またはバンククロックまたはBCLKに基づいて動作します。ここで、PF_IOD_GENERIC_RX IODコンポーネントはビットアライメントのためにシリアルデータを受信します。例：ampたとえば、DDRx1000 ファブリック モードで必要なデータ レートが 4 Mbps の場合、OUT2_FABCLK_0 または SCLK は PLL または CCC コンポーネントから 125 MHz で駆動する必要があり、OUT0_HS_IO_CLK_0 または PF_IOD_GENERIC_RX への BCLK は 500 MHz である必要があります。
• CoreRxIODBitAlign は、PLL_LOCK が安定してハイに駆動されるとトレーニングを開始します。次に、BIT_ALGN_START をハイに、BIT_ALGN_DONE をローに駆動してトレーニングを開始し、出力 BIT_ALGN_LOAD を駆動して PF_IOD_GENERIC_RX コンポーネントにデフォルト設定をロードします。BIT_ALGN_CLR_FLGS は、IOD_EARLY、IOD_LATE、および BIT_ALGN_OOR フラグをクリアするために使用されます。
• CoreRxIODBitAlign は、すべての TAP に対して BIT_ALGN_MOVE に続いて BIT_ALGN_CLR_FLGS を実行し、IOD_EARLY フラグと IOD_LATE フラグを記録します。PF_IOD_GENERIC_RX コンポーネントによって BIT_ALGN_OOR がハイに設定されると、CoreRxIODBitAlign は記録された EARLY フラグと LATE フラグをスイープし、最適な Early フラグと Late フラグを見つけて、クロックとデータ ビットのアライメントに必要な TAP 遅延を計算します。
• CoreRxIODBitAlign は計算された TAP 遅延をロードし、BIT_ALGN_START を低く、BIT_ALGN_DONE を高く駆動してトレーニングの完了を示します。
• CoreRxIODBitAlign は、PF_IOD_GENERIC_RX コンポーネントからノイズの多い IOD_EARLY または IOD_LATE フィードバック アサーションを検出すると、動的に再トレーニングを続行します。ここで、BIT_ALGN_DONE はリセットされて低く駆動され、BIT_ALGN_START は CoreRxIODBitAlign によって再び高く駆動されて、トレーニングの再開を示します。タイムアウト カウンターは、タイムアウト条件に達すると、トレーニングの終了時に BIT_ALGN_ERR をアサートします。
• CoreRxIODBitAlignは、エンドユーザーが必要に応じてトレーニングを再開するための再開メカニズムも提供します。BIT_ALGN_RSTRT入力はアクティブハイパルスであり、例えばハイに駆動する必要があります。ampえー、8つの時計。
• ここで、BIT_ALGN_DONE はリセットされて低く駆動され、BIT_ALGN_START は CoreRxIODBitAlign によって再び高く駆動され、トレーニングの新たな開始を示します。
• CoreRxIODBitAlign は、トレーニングを途中で保持するための保持メカニズムも提供します。ここでは、HOLD_TRNG パラメータを 1 に設定し、CoreRxIODBitAlign は BIT_ALGN_HOLD 入力を使用し、CoreRxIODBitAlign がトレーニングを保持することを要求するまでアクティブ ハイ レベル ベースをアサートし、入力 BIT_ALGN_HOLD が低く駆動されるとトレーニングを続行する必要があります。

その他の参考文献

(質問する)

• このセクションでは、追加情報のリストを示します。
• ソフトウェア、デバイス、ハードウェアに関する最新情報や追加情報については、以下の知的財産ページをご覧ください。 マイクロチップ FPGA 知的財産コア.

既知の問題と回避策（質問する)

• CoreRxIODBitAlign v2.3 には既知の制限や回避策はありません。

廃止された機能とデバイス（質問する)

• CoreRxIODBitAlign v2.3 には廃止された機能やデバイスはありません。

解決された問題

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• 次の表には、さまざまな CoreRxIODbitAlign リリースで解決されたすべての問題がリストされています。

表7-1。解決された問題

リリース	説明
2.3	このv2.3リリースでは解決された問題はありません
2.2	このv2.2リリースでは解決された問題はありません
1.0	初回リリース

デバイスの使用率とパフォーマンス

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CoreRxIODBitAlign マクロは、次の表に示すファミリに実装されています。

表8-1. デバイスの使用率とパフォーマンス

デバイス 詳細		プログラマブルロジック リソース			性能 (MHz)
家族	デバイス	ダフ	LUT	論理 要素	シルク
PolarFire®	MPF300TS	788	1004	1432	261
PolarFire SoC	MPF250TS	788	1004	1416	240

• 重要: 上記の表のデータは、Libero® SoC v2023.2 を使用して達成されました。
• 上記の表のデータは、一般的な合成およびレイアウト設定を使用して達成されます。
• 次の最上位構成 GUI パラメータはデフォルト値から変更されています。
• デフォルト値は次のとおりです。
  • スキップ = 1
  • ホールド_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• パフォーマンス数値を達成するために使用されるクロック制約は次のとおりです。
  • SCLK = 200MHz
  • スピードグレード = −1
• スループットは次のように計算されます: (ビット幅/サイクル数) × クロック レート (パフォーマンス)。

改訂履歴

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改訂履歴には、ドキュメントに実装された変更内容が記述されます。変更内容は、最新の出版物から順に改訂順にリストされます。

表 9-1. 改訂履歴

リビジョン	日付	説明
B	02/2024	以下は、文書のリビジョン B における変更点のリストです。 • CoreRxIODBitAlign v2.3 に更新 • 概要セクションに変更ログ情報を追加しました • 8. デバイスの使用率とパフォーマンスのセクションを更新しました • 7. 解決された問題セクションを追加しました
A	03/2022	以下は、文書のリビジョン A における変更点のリストです。 • ドキュメントはマイクロチップテンプレートに移行されました • 文書番号が50200861からDS50003255に変更されました
3	—	以下は、ドキュメントのリビジョン 3 での変更点のリストです。 • CoreRxIODBitAlign v2.2 用に更新されました。 • 上部の左および右のデータ アイ信号に関するユーザー ガイドを更新しました。詳細については、図 2-1 および 3.2. ポートを参照してください。
2	—	以下は、ドキュメントのリビジョン 2 での変更点のリストです。 • CoreRxIODBitAlign v2.1 用に更新されました。 • 更新: 2. 機能説明と 5. タイミング図。
1	—	リビジョン 1.0 は、このドキュメントの最初の公開です。CoreRxIODBitAlign v2.0 用に作成されました。

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ドキュメント / リソース

MICROCHIP v2.3 Gen 2 デバイス コントローラ [pdf] ユーザーガイド v2.3、v2.2、v2.3 Gen 2 デバイス コントローラー、v2.3、Gen 2 デバイス コントローラー、デバイス コントローラー、コントローラー

参考文献

• ユーザーマニュアル