インテル OCT FPGA IP
OCT Intel FPGA IP を使用すると、外部抵抗を参照して I/O を動的に調整できます。OCT IP は、シグナル インテグリティを向上させ、ボード スペースを削減し、メモリ インターフェイスなどの外部デバイスとの通信に必要です。OCT IP は、Intel Stratix® 10、Intel Arria® 10、および Intel Cyclone® 10 GX デバイスで使用できます。Stratix V、Arria V、および Cyclone V デバイスからデザインを移行する場合は、IP を移行する必要があります。詳細については、関連情報を参照してください。
- ALTOCT IP を OCT Intel FPGA IP に移行する (13 ページ)
- ALTOCT IP コアを OCT IP コアに移行する手順を示します。
- ダイナミック キャリブレーション オンチップ ターミネーション (ALTOCT) IP コア ユーザー ガイド
- ALTOCT IP コアに関する情報を提供します。
- インテル FPGA IP コアの紹介
- IP コアのパラメーター化、生成、アップグレード、シミュレーションなど、すべての Intel FPGA IP コアに関する一般的な情報を提供します。
- バージョンに依存しない IP と Platform Designer シミュレーション スクリプトの作成
- ソフトウェアまたは IP バージョンのアップグレードを手動で更新する必要のないシミュレーション スクリプトを作成します。
- プロジェクト管理のベスト プラクティス
- プロジェクトと IP の効率的な管理と移植のためのガイドライン files.
- OCT Intel FPGA IP ユーザーガイドアーカイブ 13 ページ
- OCTIntel FPGA IP の以前のバージョンのユーザー ガイドのリストを提供します。
OCT Intel FPGA IP の機能
OCT IPは以下の機能をサポートしています
- 最大12個のオンチップ終端（OCT）ブロックをサポート
- すべてのI/Oピンで校正済みオンチップ直列終端（RS）と校正済みオンチップ並列終端（RT）をサポート
- 25Ωおよび50Ωの校正済み終端値
- 電源投入時およびユーザーモードでのOCTキャリブレーションのサポート
OCT インテル FPGA IPオーバーview
OCT IP トップレベル図
この図は、OCT IP の最上位図を示しています。
OCT IP コンポーネント
| 成分 | 説明 |
| RZQ ピン |
|
| OCTブロック | キャリブレーション コード ワードを生成し、I/O バッファ ブロックに送信します。 |
| OCTロジック | OCT ブロックからキャリブレーション コード ワードをシリアルに受信し、キャリブレーション コード ワードをバッファーに並列に送信します。 |
RZQピン
各 OCT ブロックには 1 つの RZQ ピンがあります。
- RZQ ピンは二重目的ピンです。ピンが OCT ブロックに接続されていない場合は、通常の I/O ピンとして使用できます。
- キャリブレーションされたピンは同じVCCIO電圧を持つ必要があるtagOCT ブロックと RZQ ピンなどです。同じ OCT ブロックに接続されたキャリブレーション済みピンは、同じ直列および並列終端値を持つ必要があります。
- RZQ ピンは対応する OCT ブロックにのみ接続できるため、RZQ ピンに位置制約を適用して OCT ブロックの配置を決定できます。
OCTブロック
OCT ブロックは、I/O を終端するためのキャリブレーション コードを生成するコンポーネントです。キャリブレーション中、OCT は rzqin ポートを介して外部抵抗器のインピーダンスを一致させます。次に、OCT ブロックは 16 つの XNUMX ビット キャリブレーション コード ワードを生成します。XNUMX つのワードは直列終端をキャリブレーションし、もう XNUMX つのワードは並列終端をキャリブレーションします。専用バスがワードを OCT ロジックにシリアルに送信します。
OCTロジック
OCT ブロックは、ser_data ポートを介して OCT ロジックにキャリブレーション コード ワードをシリアルに送信します。enser 信号は、トリガーされると、どの OCT ブロックからキャリブレーション コード ワードを読み取るかを指定します。次に、キャリブレーション コード ワードはシリアルからパラレルへのシフト ロジックにバッファリングされます。その後、s2pload 信号が自動的にアサートされ、キャリブレーション コード ワードが I/O バッファにパラレルで送信されます。キャリブレーション コード ワードは、I/O ブロック内のトランジスタをアクティブ化または非アクティブ化し、インピーダンスを一致させるために直列または並列の抵抗をエミュレートします。
OCTロジックの内部
OCT Intel FPGA IP 機能説明
DDR メモリ仕様を満たすために、Intel Stratix 10、Intel Arria 10、および Intel Cyclone 10 GX デバイスは、シングルエンド I/O 規格のオンチップ直列終端 (RS OCT) とオンチップ並列終端 (RT OCT) をサポートしています。OCT は、どの I/O バンクでもサポートできます。VCCIO は、特定のバンクのすべての I/O と互換性がある必要があります。Intel Stratix 10、Intel Arria 10、または Intel Cyclone 10 GX デバイスでは、各 I/O バンクに 240 つの OCT ブロックがあります。各 OCT ブロックは、RZQ ピンを介して外部 XNUMX Ω リファレンス抵抗器と関連付ける必要があります。
RZQ ピンは、ピンが配置されている I/O バンクと同じ VCCIO 電源を共有します。RZQ ピンはデュアル機能 I/O ピンであり、OCT キャリブレーションを使用しない場合は通常の I/O として使用できます。RZQ ピンを OCT キャリブレーションに使用すると、RZQ ピンは外部 240 Ω 抵抗を介して OCT ブロックをグランドに接続します。次の図は、OCT が単一の I/O 列 (デイジー チェーン) でどのように接続されているかを示しています。OCT は、バンクが同じ列にあり、電圧要件を満たしていれば、どのバンクに属する I/O でもキャリブレーションできます。tag要件。列間に接続がないため、ピンが OCT の同じ I/O 列に属している場合にのみ、OCT を共有できます。
OCT 銀行間接続
Intel Quartus® Prime ピンプランナーの I/O 列
このフィギュアはample. レイアウトは、Intel Stratix 10、Intel Arria 10、または Intel Cyclone 10 GX デバイスによって異なります。
パワーアップモードインターフェース
パワーアップモードのOCT IPには2つの主なインターフェースがある
- FPGA RZQパッドをOCTブロックに接続する1つの入力インターフェース
- I/Oバッファに接続する16つのXNUMXビットワード出力
OCT インターフェース
ユーザーモード OCT
ユーザー モード OCT は、電源投入時の OCT モードと同じように動作しますが、ユーザーによる制御機能が追加されています。
FSM信号
この図は、コア内の有限ステート マシン (FSM) が OCT ブロック上の専用ユーザー信号を制御することを示しています。FSM は、OCT ブロックが要求に応じて制御コード ワードを調整または送信することを保証します。
フィッターはユーザー モード OCT を推測しません。OCT ブロックでユーザー モード OCT 機能を使用する場合は、OCT IP を生成する必要があります。ただし、ハードウェアの制限により、デザイン内のユーザー モード OCT で使用できる OCT IP は 1 つだけです。
注記： 12 つの OCT IP で最大 XNUMX 個の OCT ブロックを制御できます。
FSMは以下の信号を提供する
- クロック
- リセット
- s2pload
- キャリブレーションビジー
- キャリブレーションシフトビジー
- 校正リクエスト
注記： これらの信号はユーザー モードでのみ使用でき、電源投入モードでは使用できません。
OCT Intel FPGA IP 信号。
FSM 信号に関する詳細情報を提供します。
コアFSM
FSMフロー
FSM 州
| 州 | 説明 |
| アイドル | Calibration_request ベクトルを設定すると、FSM は IDLE 状態から CAL 状態に移行します。calibration_request ベクトルを 2 クロック サイクルの間その値に保持します。2 クロック サイクル後、FSM にはベクトルのコピーが含まれます。キャリブレーション プロセスが再開されないようにするには、ベクトルをリセットする必要があります。 |
| カル | この状態では、FSM は、calibration_request ベクトルのどのビットがアサートされたかをチェックし、それらにサービスを提供します。対応する OCT ブロックは、完了までに約 2,000 クロック サイクルかかるキャリブレーション プロセスを開始します。キャリブレーションが完了すると、calibration_busy 信号がリリースされます。 |
| マスクビットをチェック | FSM はベクトル内の各ビットが設定されているかどうかをチェックします。 |
| 州 | 説明 |
| シフトマスクビット | この状態は、1 に達するまでベクトル内のすべてのビットを単純にループします。 |
| シリーズシフト | この状態では、終了コードが OCT ブロックから終了ロジックにシリアルに送信されます。転送が完了するまでに 32 サイクルかかります。各転送の後に、FSM はベクター内の保留中のビットをチェックし、それに応じて処理します。 |
| 更新保留ビット | 保留レジスタには、OCT Intel FPGA IP 内のすべての OCT ブロックに対応するビットが保持されます。この状態では、処理された要求をリセットすることによって保留レジスタが更新されます。 |
| 終わり | Calibration_shift_busy 信号がデアサートされると、s2pload が自動的にアサートされ、新しい終了コードがバッファに転送されます。s2pload 信号は少なくとも 25 ns アサートされます。
ハードウェアの制限により、すべてのビットが Calibration_shift_busy ベクトルは低いです。 |
OCT インテル FPGA IP デザイン Example
OCT IPは設計例を生成することができるampIP用に選択された同じ構成に一致するファイル。設計例ampleは特定のアプリケーションをターゲットにしないシンプルなデザインです。デザインexを使用できます。ampIPをインスタンス化する方法の参考として、デザイン例を生成するにはample files、Generate ExをオンにするampIP 生成中に [生成] ダイアログ ボックスの [設計] オプションを選択します。
注記： OCT IP は VHDL 生成をサポートしていません。
- ソフトウェアは、 _元ample_designディレクトリとIPアドレス。あなたの IP の名前です。
- の_元ample_design ディレクトリには make_qii_design.tcl スクリプトが含まれています。
- .qsys は filesは設計中に内部使用するためのものです。ampファイル生成のみ。編集することはできません files.
Intel Quartus® Prime デザインExの生成ample
make_qii_design.tclスクリプトは合成可能なデザイン例を生成する。ampコンパイル可能なIntel Quartus® Primeプロジェクトと共に提供されます。合成可能なデザインを生成するには、ampでは、次の手順に従ってください。
- IPを設計図と一緒に生成した後ample fileコマンドプロンプトで次のスクリプトを実行します: quartus_sh -t make_qii_design.tcl。
- 使用するデバイスを正確に指定したい場合は、次のコマンドを使用します: quartus_sh -t make_qii_design.tcl 。
スクリプトはed_synth.qpfプロジェクトを含むqiiディレクトリを生成します。 fileこのプロジェクトは、Intel Quartus Prime ソフトウェアで開いてコンパイルできます。
OCT Intel FPGA IPリファレンス
OCT Intel FPGA IPパラメータ設定
OCT IPパラメータ
| 名前 | 価値 | 説明 |
| OCTブロックの数 | 1から12 | 生成するOCTブロックの数を指定します。デフォルト値は 1. |
| 下位互換性のあるポート名を使用する |
|
ALTOCT IP と互換性のある従来のトップレベル名を使用するには、これをチェックします。このパラメータはデフォルトでは無効になっています。 |
| OCTモード |
|
OCTがユーザー制御可能かどうかを指定します。デフォルト値は パワーアップ. |
| OCTブロック x キャリブレーションモード |
|
OCT のキャリブレーション モードを指定します。 X OCTブロックの番号に対応します。デフォルト値は シングル. |
OCT Intel FPGA IP信号
入力インターフェース信号
| 信号名 | 方向 | 説明 |
| ルジン | 入力 | RZQ パッドから OCT ブロックへの入力接続。RZQ パッドは外部抵抗に接続されます。OCT ブロックは、rzqin ポートに接続されたインピーダンスを基準として使用して、キャリブレーション コードを生成します。
この信号は、電源投入時およびユーザー モードで使用できます。 |
| クロック | 入力 | ユーザー モード OCT の入力クロック。クロックは 20 MHz 以下である必要があります。 |
| リセット | 入力 | リセット信号を入力します。リセットは同期です。 |
| 校正リクエスト | 入力 | [NUMBER_OF_OCT:0] の入力ベクトル。各ビットは OCT ブロックに対応します。ビットが 1 に設定されている場合、対応する OCT が調整され、コード ワードが終端ロジック ブロックにシリアルにシフトされます。要求は XNUMX クロック サイクル間保持する必要があります。
ハードウェアの制限により、別の要求が発行されるまで、calibration_shift_busy ベクトルがゼロになるまで待つ必要があります。そうしないと、要求は処理されません。 |
| キャリブレーションシフトビジー | 出力 | [NUMBER_OF_OCT:0] の出力ベクトルは、どの OCT ブロックが現在キャリブレーションを行っており、終了コードを終了ロジック ブロックにシフトしているかを示します。ビットが 1 の場合、OCT ブロックがキャリブレーションを行っており、コード ワードを終了ロジック ブロックにシフトしていることを示します。 |
| キャリブレーションビジー | 出力 | [NUMBER_OF_OCT:0]の出力ベクトルは、どのOCTブロックが現在キャリブレーション作業中であるかを示します。ビットが1の場合、OCTブロックがキャリブレーション中であることを示します。 |
| 15月_シリーズ_終端制御[0:XNUMX] | 出力 | 16ビット出力信号、 0から11の範囲です。この信号は、入力/出力バッファの直列終端制御ポートに接続します。このポートは、Rを較正する直列終端コードを送信します。s. |
| 15月_並列終了_制御[0:XNUMX] | 出力 | 16ビット出力信号、 0から11の範囲です。この信号は、入出力バッファの並列終端制御ポートに接続します。このポートは、Rを較正する並列終端コードを送信します。t. |
QSF 割り当て
Intel Stratix 10、Intel Arria 10、およびIntel Cyclone 10 GXデバイスには、次の終端関連のIntel Quartus Prime設定があります。 file (.qsf) 割り当て:
- 入力終了
- 出力終了
- 終了制御ブロック
- RZQ_グループ
QSF 割り当て
| QSF 割り当て | 詳細 | |
| 入力終了出力終了 | 入力/出力終端割り当てでは、問題のピンの終端値をオーム単位で指定します。
Examp上： |
|
| set_instance_assignment -name INPUT_TERMINATION -に
set_instance_assignment -name OUTPUT_TERMINATION -に |
||
| 直列/並列終端ポートを有効にするには、ピンの直列および並列終端値を指定するこれらの割り当てを含めます。
OCT Intel FPGA IP の直列終端制御ポートと並列終端制御ポートを GPIO Intel FPGA IP に接続してください。 Examp上： |
||
| set_instance_assignment -name INPUT_TERMINATION “PARALLEL 校正付きオーム」-to
set_instance_assignment -name OUTPUT_TERMINATION “SERIES 校正付きオーム」-to |
||
| 終了制御ブロック | 目的の OCT ブロックから指定されたピンへの適切な接続を行うようにフィッターに指示します。この割り当ては、I/O バッファが明示的にインスタンス化されておらず、ピンを特定の OCT ブロックに関連付ける必要がある場合に役立ちます。
Examp上： |
|
| set_instance_assignment -name TERMINATION_CONTROL_BLOCK -に | ||
| RZQ_グループ | この割り当ては、Intel Stratix 10、Intel Arria 10、および Intel Cyclone 10 GX デバイスでのみサポートされています。この割り当てにより、RTL を変更せずに OCT IP が作成されます。
フィッターはネットリストで rzq ピン名を検索します。ピンが存在しない場合は、フィッターは OCT IP とそれに対応する接続とともにピン名を作成します。これにより、既存または存在しない OCT によって調整されるピンのグループを作成でき、フィッターはデザインの合法性を保証します。 Examp上： |
|
| set_instance_assignment -name RZQ_GROUP -に | ||
終端は入力バッファと出力バッファ上に存在する場合があり、場合によっては同時に存在することもあります。ピン グループを OCT ブロックに関連付けるには、次の 2 つの方法があります。
- どのピン (バス) がどの OCT ブロックに関連付けられているかを示すには、.qsf 割り当てを使用します。TERMINATION_CONTROL_BLOCK または RZQ_GROUP 割り当てを使用できます。前者の割り当ては、RTL でインスタンス化された OCT にピンを関連付けますが、後者の割り当ては、RTL を変更せずに、新しく作成された OCT にピンを関連付けます。
- 最上位レベルで I/O バッファ プリミティブをインスタンス化し、適切な OCT ブロックに接続します。
注記： 同じ VCCIO を持つすべての I/O バンクは、その特定の I/O バンクに独自の OCT ブロックがある場合でも、1 つの OCT ブロックを共有できます。キャリブレーションされた終端をサポートする任意の数の I/O ピンを OCT ブロックに接続できます。互換性のある構成の I/O を OCT ブロックに接続してください。また、OCT ブロックとそれに対応する I/O の VCCIO と直列または並列終端値が同じであることも確認する必要があります。これらの設定により、フィッターは I/O と OCT ブロックを同じ列に配置します。ブロックに接続されているピンがない場合、Intel Quartus Prime ソフトウェアは警告メッセージを生成します。
Arria V、Cyclone V、Stratix V デバイスの IP 移行フロー
IP 移行フローを使用すると、Arria V、Cyclone V、および Stratix V デバイスの ALTOCT IP を Intel Stratix 10、Intel Arria 10、または Intel Cyclone 10 GX デバイスの OCT Intel FPGA IP に移行できます。IP 移行フローは、OCT IP を ALTOCT IP の設定と一致するように構成し、IP を再生成できるようにします。
注記： この IP は、シングル OCT キャリブレーション モードでのみ IP 移行フローをサポートします。ダブルまたは POD キャリブレーション モードを使用している場合は、IP を移行する必要はありません。
ALTOCT IP を OCT Intel FPGA IP に移行する
ALTOCT IPをOCT IPに移行するには、次の手順に従ってください。
- IP カタログで ALTOCT IP を開きます。
- 現在選択されているデバイス ファミリで、Stratix 10、Arria 10、または Cyclone 10 GX を選択します。
- [完了] をクリックすると、パラメータ エディタで OCT IP が開きます。パラメータ エディタでは、ALTOCT IP 設定と同様に OCT IP 設定を構成します。
- 2 つの設定の間に互換性のない設定がある場合は、サポートされている新しい設定を選択します。
- 「完了」をクリックして IP を再生成します。
- RTL 内の ALTOCT IP インスタンスを OCT IP に置き換えます。
注記： OCT IP ポート名は ALTOCT IP ポート名と一致しない可能性があります。したがって、インスタンス化で IP 名を変更するだけでは不十分です。
OCT Intel FPGA IP ユーザーガイド アーカイブ
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| IP コア バージョン | ユーザーガイド |
| 17.1 | Intel FPGA OCT IP コア ユーザーガイド |
OCT Intel FPGA IP ユーザーガイドのドキュメント改訂履歴
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2019.07.03 | 19.2 | 19.1 |
|
| 日付 | バージョン | 変更点 |
| 2017年XNUMX月 | 2017.11.06 |
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| 2017年XNUMX月 | 2017.05.08 | インテルに改称。 |
| 2015年XNUMX月 | 2015.12.07 |
|
| 2014年XNUMX月 | 2014.08.18 |
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| 2013年XNUMX月 | 2013.11.29 | 初回リリース。 |
ID: 683708
バージョン: 2019.07.03
ドキュメント / リソース
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インテル OCT FPGA IP [pdf] ユーザーガイド OCT FPGA IP、OCT、FPGA IP |
