Intel Interlaken 第 2 世代 Agilex 7 FPGA IP 設計 Example

製品情報

Interlaken (第 2 世代) FPGA IP コアは、Intel Agilex 7 FPGA の機能です。 シミュレーション テストベンチとハードウェア設計exを提供します。ampコンパイルとハードウェア テストをサポートするファイル。 デザイン元ampこのファイルは、Interlaken Look-aside 機能にも使用できます。 IP コアは、E タイル デバイスの NRZ および PAM4 モードをサポートし、デザイン ex を生成します。ampサポートされているレーン数とデータ レートのすべての組み合わせのファイル。

ハードウェアおよびソフトウェアの要件
Interlaken (第 2 世代) IP コアの設計例ampファイルには、インテル Agilex 7 F シリーズ トランシーバー SoC 開発キットが必要です。 詳細については、開発キットのユーザー ガイドを参照してください。

ディレクトリ構造
生成された Interlaken (第 2 世代) exampファイル設計には次のディレクトリが含まれます。

• exampル_デザイン: メインが入っています fileデザインexのsampル。
• ilk_uflex: 含まれるもの fileInterlaken Look-aside モード オプションに関連します。
• ila_uflex: 含まれるもの fileInterlaken Look-aside モード オプションに関連します (選択した場合にのみ生成されます)。

製品使用説明書

Interlaken (第 2 世代) FPGA IP コア デザイン ex を使用するにはamp次の手順に従います。

1. Intel Agilex 7 F シリーズ トランシーバー SoC 開発キットがあることを確認してください。
2. 設計exをコンパイルするampシミュレーターを使用して行います。
3. 機能シミュレーションを実行して設計を検証します。
4. デザインexを生成するampパラメータエディタを使用してファイルを作成します。
5. 設計exをコンパイルするampQuartus Primeを使用します。
6. ハードウェア テストを実行して設計を検証します。

注記： Interlaken Look-aside モード オプションは、IP パラメータ エディタで選択できます。 選択した場合は追加で fileは「ila_uflex」ディレクトリに生成されます。

クイックスタートガイド

• Interlaken (第 2 世代) FPGA IP コアは、シミュレーション テストベンチとハードウェア デザイン ex を提供します。ampコンパイルとハードウェア テストをサポートするファイル。
• デザイン例を生成するときampパラメータエディタが自動的に fileハードウェアでデザインをシミュレート、コンパイル、およびテストするために必要です。
• デザインの元ampファイルは Interlaken Look-aside 機能にも使用できます。
• テストベンチと設計例ampファイルは、E タイル デバイスの NRZ および PAM4 モードをサポートします。
• Interlaken (第 2 世代) FPGA IP コアは、設計例を生成します。ampサポートされているレーン数とデータ レートのすべての組み合わせのファイル。

図1. Design Ex の開発手順ample

Interlaken (第 2 世代) IP コアの設計例ampファイルは、次の機能をサポートしています。

• 内部 TX から RX へのシリアル ループバック モード
• 固定サイズのパケットを自動生成
• 基本的なパケット チェック機能
• システム コンソールを使用して、再テストの目的でデザインをリセットする機能
• PMA適応

インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。

図2. Interlaken (第 2 世代) 設計例のハイレベル ブロック図ample

関連情報

• Interlaken (第 2 世代) FPGA IP ユーザー ガイド
• Interlaken (第 2 世代) インテル FPGA IP リリースノート

ハードウェアとソフトウェア

ハードウェアおよびソフトウェアの要件
元をテストするにはampファイルの設計には、次のハードウェアとソフトウェアを使用します。

• インテル® Quartus® Prime プロ・エディション ソフトウェア
• システムコンソール
• サポートされているシミュレーター:
  • Siemens* EDA ModelSim* SE または QuestaSim*
  • シノプシス* VCS*
  • ケイデンス* ゼリウム*
• インテル Agilex® 7 F シリーズ トランシーバー SoC 開発キット (AGFB014R24A2E2V)

関連情報
インテル Agilex 7 F シリーズ トランシーバー SoC 開発キット ユーザー ガイド
ディレクトリ構造
Interlaken (第 2 世代) IP コアの設計例ample file ディレクトリには、生成された次のものが含まれます fileデザインexのsampル。

図3. 生成された Interlaken (第 2 世代) Ex のディレクトリ構造ampルデザイン

ハードウェア構成、シミュレーション、およびテスト fileは次の場所にあります。ample_installation_dir>/uflex_ilk_0_exampル_デザイン。
表1. Interlaken (第 2 世代) IP コア ハードウェア設計 Example File これらの説明 fileはample_installation_dir>/uflex_ilk_0_example_design/example_design/quartus ディレクトリ。

File 名前	説明
example_design.qpf	インテル Quartus Prime プロジェクト file.
example_design.qsf	インテル Quartus Prime プロジェクト設定 file
example_design.sdc jtag_timing_template.sdc	シノプシスの設計制約 file. コピーして独自のデザインに変更できます。
sysconsole_testbench.tcl	主要 file システムコンソールへのアクセス用

表2. Interlaken (第 2 世代) IP コア テストベンチ File 説明
これ file の中にample_installation_dir>/uflex_ilk_0_example_design/example_design/rtl ディレクトリ。

File 名前	説明
トップ_tb.sv	トップレベルのテストベンチ file.

表3. Interlaken (第 2 世代) IP コア テストベンチ スクリプト
これら fileはample_installation_dir>/uflex_ilk_0_example_design/example_design/testbench ディレクトリ。

File 名前	説明
vcstest.sh	テストベンチを実行するための VCS スクリプト。
vlog_pro.do	テストベンチを実行する ModelSim SE または QuestaSim スクリプト。
xcerium.sh	テストベンチを実行する Xcelium スクリプト。

ハードウェア設計例ampル コンポーネント

• 元ample design は、システムおよび PLL リファレンス クロックと必要なデザイン コンポーネントを接続します。 元ampファイル デザインは、IP コアを内部ループバック モードに設定し、IP コア TX ユーザー データ転送インターフェイスでパケットを生成します。 IP コアは、トランシーバーを介して内部ループバック パスでこれらのパケットを送信します。
• IP コア レシーバーはループバック パス上のパケットを受信した後、
• Interlaken パケットを生成し、RX ユーザー データ転送インターフェイス上で送信します。 元ampファイルの設計は、送受信されたパケットが一致することを確認します。
• ハードウェアの元ampファイル デザインには外部 PLL が含まれます。 クリアテキストを調べることができます fileから view samp外部 PLL を Interlaken (第 2 世代) FPGA IP に接続するための XNUMX つの可能な方法を実装するファイル コード。
• Interlaken (第 2 世代) ハードウェア設計 exampファイルには、次のコンポーネントが含まれています。
  • Interlaken (第 2 世代) FPGA IP
  • パケット ジェネレーターとパケット チェッカー
  • JTAG システム コンソールと通信するコントローラ。 システム コンソールを介してクライアント ロジックと通信します。

図4. Interlaken (第 2 世代) ハードウェア設計 Example E タイル NRZ モード バリエーションのハイレベル ブロック図

Interlaken (第 2 世代) ハードウェア設計 exampE タイル PAM4 モード バリエーションをターゲットとするファイルには、IO PLL が生成する追加のクロック mac_clkin が必要です。 この PLL は、pll_ref_clk を駆動するのと同じ基準クロックを使用する必要があります。
図5. Interlaken (第 2 世代) ハードウェア設計 Exampファイル E タイル PAM4 モードのバリエーションの概要ブロック図

E タイル PAM4 モードのバリエーションの場合、[PAM4 の未使用のトランシーバー チャネルを保持] パラメーターを有効にすると、追加の基準クロック ポートが追加されます (pll_ref_clk [1])。 このポートは、IP パラメータ エディタで定義されているのと同じ周波数 (保存されたチャネルの基準クロック周波数) で駆動する必要があります。 「PAM4 の未使用のトランシーバー チャネルを保持する」はオプションです。 デザイン生成に インテル Stratix® 10 または インテル Agilex 7 開発キットを選択すると、このクロックに割り当てられたピンおよび関連制約が QSF に表示されます。
注記： デザインexの場合ampシミュレーションでは、テストベンチは pll_ref_clk[0] と pll_ref_clk[1] に対して常に同じ周波数を定義します。
関連情報
インテル Agilex 7 F シリーズ トランシーバー SoC 開発キット ユーザー ガイド

デザインの生成
図6. 手順

次の手順に従って、ハードウェア ex を生成します。ampファイル設計とテストベンチ:

1. インテル Quartus Prime プロ・エディション ソフトウェアで、 File ➤ New Project Wizard で新しい インテル Quartus Prime プロジェクトを作成するか、 File ➤ Open Project を選択して、既存の インテル Quartus Prime プロジェクトを開きます。 ウィザードにより、デバイスを指定するように求められます。
2. デバイス ファミリ Intel Agilex 7 を指定し、デザイン用のデバイスを選択します。
3. IP カタログで、Interlaken (第 2 世代) Intel FPGA IP を見つけてダブルクリックします。 [新しい IP バリアント] ウィンドウが表示されます。
4. 最上位の名前を指定してくださいカスタム IP バリエーション用。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
5. [OK] をクリックします。 パラメータエディタが表示されます。
   図7. ExampInterlaken (第 2 世代) インテル FPGA IP パラメーター・エディターのデザイン・タブ
6. [IP] タブで、IP コア バリエーションのパラメーターを指定します。
7. E タイル デバイス バリエーションに PMA アダプテーションを使用する場合は、[PMA アダプテーション] タブで PMA アダプテーション パラメータを指定します。 このステップはオプションです。
   • [アダプテーション ロード ソフト IP を有効にする] オプションを選択します。
   • 注記： PMA アダプテーションが有効な場合は、[IP] タブで [ネイティブ PHY デバッグ マスター エンドポイント (NPDME) を有効にする] オプションを有効にする必要があります。
   • PMA アダプテーション選択パラメータの PMA アダプテーション プリセットを選択します。
   • [PMA Adaptation Preload] をクリックして、初期および連続適応パラメータをロードします。
   • PMA 構成パラメーターの数を使用して、複数の PMA 構成が有効になっている場合にサポートする PMA 構成の数を指定します。
   • [ロードまたは保存する PMA 構成の選択] を使用して、ロードまたは保存する PMA 構成を選択します。
   • [選択した PMA 構成から適応をロード] をクリックして、選択した PMA 構成設定をロードします。
   • PMA 適応パラメータの詳細については、E タイルを参照してください。
     トランシーバー PHY ユーザー ガイド。
8. 元でamp[Design] タブで、[Simulation] オプションを選択してテストベンチを生成し、[Synthesis] オプションを選択してハードウェア ex を生成します。ampデザイン。
   • 注記： Ex を生成するシミュレーション オプションまたは合成オプションを少なくとも XNUMX つ選択する必要があります。ampルデザイン Files.
9. [生成された HDL 形式] で、[Verilog] または [VHDL] を選択します。
10. [ターゲット開発キット] で、適切なオプションを選択します。
    • 注記： インテル Agilex 7 F シリーズ トランシーバー SoC 開発キット オプションは、プロジェクトで AGFA7 または AGFA012 で始まるインテル Agilex 014 デバイス名を指定している場合にのみ使用できます。 開発キット オプションを選択すると、ピン割り当てはインテル Agilex 7 開発キット デバイスの部品番号 AGFB014R24A2E2V に従って設定され、選択したデバイスとは異なる場合があります。 別の PCB 上のハードウェアでデザインをテストする場合は、[なし] オプションを選択し、.qsf ファイルで適切なピン割り当てを行います。 file.
11. [Ex を生成] をクリックしますampル・デザイン。 選択した例ample Design Directory ウィンドウが表示されます。
12. デザインexを変更したい場合ampファイル ディレクトリ パスまたは表示されるデフォルトの名前 (uflex_ilk_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイルのディレクトリ名。
13. [OK]をクリックします。

関連情報

• インテル Agilex 7 F シリーズ トランシーバー SoC 開発キット ユーザー ガイド
• E タイル トランシーバー PHY ユーザー ガイド

設計例のシミュレーションampテストベンチ
Interlaken (第 2 世代) ハードウェア設計例を参照してください。ample E タイル NRZ モード バリエーションおよび Interlaken (第 2 世代) ハードウェア設計例の高レベル ブロックample High Level Block for E-tile PAM4 Mode Variations シミュレーション テストベンチのブロック図。
図8. 手順

次の手順に従って、テストベンチをシミュレートします。

1. コマンド プロンプトで、テストベンチ シミュレーション ディレクトリに移動します。 ディレクトリはample_installation_dir>/exampIntel Agilex 7 デバイス用の le_design/ テストベンチ。
2. 選択したサポート対象シミュレーターのシミュレーション スクリプトを実行します。 スクリプトは、シミュレーターでテストベンチをコンパイルして実行します。 スクリプトは、シミュレーションの完了後に SOP と EOP のカウントが一致することを確認する必要があります。 表「シミュレーションを実行する手順」を参照してください。

表4. シミュレーションを実行する手順

シミュレーター	説明書
ModelSim SE または QuestaSim	コマンドラインに「-do vlog_pro.do」と入力します。 ModelSim GUI を起動せずにシミュレーションしたい場合は、「vsim -c -do vlog_pro.do」と入力します。
VC	コマンド ラインで、sh vcstest.sh と入力します。
エクセリウム	コマンド ラインで、sh xcelium.sh と入力します。

結果を分析します。 シミュレーションが成功すると、パケットが送受信され、「Test PASSED」と表示されます。
設計exのテストベンチample は、次のタスクを完了します。

• Interlaken (第 2 世代) Intel FPGA IP をインスタンス化します。
• PHY ステータスを出力します。
• メタフレーム同期 (SYNC_LOCK) とワード (ブロック) 境界 (WORD_LOCK) をチェックします。
• 個々のレーンがロックされ、整列されるのを待ちます。
• パケットの送信を開始します。
• パケット統計をチェックします。
  • CRC24 エラー
  • SOP
  • EOP

次のsampファイル出力は、Interlaken モードでのシミュレーション テストの実行が成功したことを示しています。

注記： インターラーケンのデザイン例ampファイル シミュレーション テストベンチは 100 パケットを送信し、100 パケットを受信します。 次のampファイル出力は、Interlaken Look-aside モードで実行されたシミュレーション テストの成功を示しています。

注記： パケット数 (SOP および EOP) は、Interlaken Lookaside 設計例ではレーンごとに異なりますampルシミュレーションampル出力。
関連情報
ハードウェア設計例ample コンポーネントページ 6

デザイン Ex のコンパイルと設定ampハードウェアのファイル
図9. 手順

ハードウェア ex でデモンストレーション テストをコンパイルして実行するにはamp次の手順に従います。

1. ハードウェア ex を確保ampファイルデザインの生成が完了しました。
2. インテル Quartus Prime プロ・エディション ソフトウェアで、 インテル Quartus Prime プロジェクトを開きます。ample_installation_dir>/example_design/quartus/example_design.qpf>.
3. [処理] メニューで、[コンパイルの開始] をクリックします。
4. コンパイルが成功すると、.sof file は指定したディレクトリで利用できます。 ハードウェア例をプログラムするには、次の手順に従ってください。ampIntel Agilex 7 デバイスのファイル設計:
   • ａ． インテル Agilex 7 F シリーズ トランシーバー SoC 開発キットをホスト コンピューターに接続します。
   • b. 開発キットの一部であるクロック制御アプリケーションを起動し、デザイン ex の新しい周波数を設定します。ampル。 以下は、Clock Control アプリケーションでの周波数設定です。
   • • Si5338 (U37)、CLK1- 100 MHz
   • • Si5338 (U36)、CLK2- 153.6 MHz
   • • Si549 (Y2)、OUT - デザイン要件に従って pll_ref_clk(1) の値に設定します。
   • c. [ツール] メニューの [プログラマ] をクリックします。
   • d. Programmer で、[Hardware Setup] をクリックします。
   • e. プログラミング デバイスを選択します。
   • f. インテル Quartus Prime セッションが接続できるインテル Agilex 7 F シリーズ・トランシーバー SoC 開発キットを選択して追加します。
   • g. モードが J に設定されていることを確認しますTAG.
   • h. Intel Agilex 7 デバイスを選択し、[デバイスの追加] をクリックします。 プログラマは、ボード上のデバイス間の接続のブロック図を表示します。
   • 私。 .sof の行で、.sof のボックスをチェックします。
   • j. Program/Configure 列のチェックボックスをオンにします。
   • k. [開始] をクリックします。

関連情報

• インテル FPGA デバイスのプログラミング (0 ページ)
• System Console を使用した設計の分析とデバッグ
• インテル Agilex 7 F シリーズ トランシーバー SoC 開発キット ユーザー ガイド

ハードウェア設計例のテストample
Interlaken (第 2 世代) インテル FPGA IP コアのデザイン ex をコンパイルした後ampファイルを作成してデバイスを構成すると、システム コンソールを使用して、IP コアとその組み込みネイティブ PHY IP コア レジスタをプログラムできます。

次の手順に従って、システム コンソールを起動し、ハードウェア設計をテストします。amp上：

1. インテル Quartus Prime プロ・エディション ソフトウェアの Tools メニューで、System Debugging Tools ➤ System Console をクリックします。
2. に変更ample_installation_dir>example_design/hwtest ディレクトリ。
3. J への接続を開くにはTAG 次のコマンドを入力します。 source sysconsole_testbench.tcl
4. 次の設計例を使用して、内部シリアル ループバック モードをオンにすることができます。ampleコマンド：
   • を。 stat: 一般的なステータス情報を出力します。
   • b. sys_reset: システムをリセットします。
   • c. loop_on: 内部シリアル ループバックをオンにします。
   • d. run_example_design: デザイン ex を実行します。ampル。
   • 注記： run_ex の前に、loop_on コマンドを実行する必要があります。ample_design コマンド。 run_example_design は、sys_reset->stat->gen_on->stat->gen_off というコマンドを順番に実行します。
   • 注記： [アダプテーション ロード ソフト IP を有効にする] オプションを選択すると、run_example_design コマンドは、run_load_PMA_configuration コマンドを実行することにより、RX 側で初期適応キャリブレーションを実行します。
5. 次の設計例を使用して、内部シリアル ループバック モードをオフにすることができます。ampファイル コマンド:
   • を。 loop_off: 内部シリアル ループバックをオフにします。
6. 次の追加デザイン ex を使用して IP コアをプログラムできます。ampleコマンド：
   • を。 gen_on: パケット ジェネレーターを有効にします。
   • b. gen_off: パケット ジェネレーターを無効にします。
   • c. run_test_loop: テストを実行しますE タイル NRZ および PAM4 バリエーションの時間。
   • d. clear_err: すべてのスティッキー エラー ビットをクリアします。
   • e. set_test_mode : 特定のモードで実行するようにテストをセットアップします。
   • f. get_test_mode: 現在のテスト モードを出力します。
   • g. set_burst_size : バースト サイズをバイト単位で設定します。
   • h. get_burst_size: バースト サイズ情報を出力します。

テストが成功すると、HW_TEST:PASS メッセージが出力されます。 以下は、テスト実行の合格基準です。

• CRC32、CRC24、チェッカーでエラーなし。
• 送信された SOP と EOP は、受信したものと一致する必要があります。

次のsampファイル出力は、Interlaken モードでのテストの実行が成功したことを示しています。

テストが成功すると、 HW_TEST : PASS メッセージが出力されます。 以下は、テスト実行の合格基準です。

• CRC32、CRC24、チェッカーでエラーなし。
• 送信された SOP と EOP は、受信したものと一致する必要があります。

次のsampファイル出力は、Interlaken ルックアサイド モードでのテスト実行の成功を示しています。

設計例ampファイル説明

デザインの元ampファイルは、Interlaken IP コアの機能を示しています。

関連情報
Interlaken (第 2 世代) FPGA IP ユーザー ガイド

設計例ampル ビヘイビア
ハードウェアでデザインをテストするには、システム コンソールで次のコマンドを入力します。

1. セットアップのソース file:
   • ％ ソースample>uflex_ilk_0_exampル_デザイン/example_design/hwtest/sysconsole_testbench.tcl
2. テストを実行します。
   • % 実行_exampルデザイン
3. Interlaken (第 2 世代) ハードウェア設計 example は次の手順を完了します。
   • を。 Interlaken (第 2 世代) IP をリセットします。
   • b. 内部ループバック モードで Interlaken (第 2 世代) IP を構成します。
   • c. ペイロードに事前定義されたデータを含む Interlaken パケットのストリームを、IP コアの TX ユーザー データ転送インターフェイスに送信します。
   • d. 受信パケットをチェックし、ステータスを報告します。 ハードウェア設計exに含まれるパケットチェッカーample は、次の基本的なパケット チェック機能を提供します。
     • 送信されたパケットシーケンスが正しいことを確認します。
     • データの送受信中にパケット開始 (SOP) とパケット終了 (EOP) の両方のカウントが揃っていることを確認することで、受信データが期待値と一致していることを確認します。

インターフェイス信号
表5. 設計例ampインタフェース信号

ポート名	方向	幅 (ビット)	説明
mgmt_clk	入力	1	システムクロック入力。 クロック周波数は 100 MHz である必要があります。
pll_ref_clk / pll_ref_clk[1:0](2)	入力	1/2	トランシーバー基準クロック。 RX CDR PLL を駆動します。
続き…

ポート名	方向	幅 (ビット)	説明
			pll_ref_clk[1] は、有効にした場合にのみ使用できます 未使用のまま保存 注記： PAM4 のトランシーバー チャネル E タイル PAM4 モードの IP バリエーションのパラメーター。
rx_ピン	入力	車線数	レシーバ SERDES データ ピン。
tx_ピン	出力	車線数	SERDES データピンを送信します。
rx_pin_n	入力	車線数	レシーバ SERDES データ ピン。 この信号は、E タイル PAM4 モード デバイスのバリエーションでのみ使用できます。
tx_pin_n	出力	車線数	SERDES データピンを送信します。 この信号は、E タイル PAM4 モード デバイスのバリエーションでのみ使用できます。
mac_clk_pll_ref	入力	1	この信号は PLL によって駆動される必要があり、pll_ref_clk を駆動するのと同じクロック ソースを使用する必要があります。 この信号は、E タイル PAM4 モード デバイスのバリエーションでのみ使用できます。
usr_pb_reset_n	入力	1	システムリセット。

関連情報
インターフェイス信号

地図を登録する
注記： • デザインエクスampファイルのレジスタ アドレスは 0x20** で始まり、Interlaken IP コアのレジスタ アドレスは 0x10** で始まります。

• アクセス コード: RO - 読み取り専用、および RW - 読み取り/書き込み。
• システム コンソールはデザイン ex を読み取りますample は、画面上のテスト ステータスを登録して報告します。

表6. 設計例ampInterlaken Design Ex のレジスタ マップample

オフセット	名前	アクセス	説明
8'h00	予約済み
8'h01	予約済み
8'h02	システム PLL リセット	RO	次のビットは、システム PLL リセット要求とイネーブル値を示します。 • ビット [0] – sys_pll_rst_req • ビット [1] – sys_pll_rst_en
8'h03	RX レーン アライン	RO	RX レーンのアライメントを示します。
8'h04	ワードロック	RO	[NUM_LANES–1:0] – ワード (ブロック) 境界の識別。
続き…

[PAM4 の未使用のトランシーバー チャネルを保持する] パラメーターを有効にすると、未使用の PAM4 スレーブ チャネルを保持するために追加の基準クロック ポートが追加されます。

オフセット	名前	アクセス	説明
8'h05	同期がロックされています	RO	[NUM_LANES–1:0] – メタフレーム同期。
8'h06 – 8'h09	CRC32 エラー数	RO	CRC32 エラー数を示します。
8'h0A	CRC24 エラー数	RO	CRC24 エラー数を示します。
8'h0B	オーバーフロー/アンダーフロー信号	RO	次のビットは次を示します。 • ビット [3] – TX アンダーフロー信号 • ビット [2] – TX オーバーフロー信号 • Bit [1] – RX オーバーフロー信号
8'h0C	SOP カウント	RO	SOP の番号を示します。
8'h0D	EOP カウント	RO	EOPの数を示します
8'h0E	エラーカウント	RO	次のエラーの数を示します。 • 車線のずれ • 不正なコントロール ワード • 不正なフレーミング パターン • SOP または EOP インジケータの欠落
8'h0F	send_data_mm_clk	RW	ジェネレータ信号を有効にするには、ビット [1] に 0 を書き込みます。
8'h10	チェッカーエラー		チェッカーエラーを示します。 (SOPデータエラー、チャンネル番号エラー、PLDデータエラー)
8'h11	システム PLL ロック	RO	ビット [0] は PLL ロック表示を示します。
8'h14	送信 SOP カウント	RO	パケット ジェネレータによって生成された SOP の数を示します。
8'h15	送信 EOP カウント	RO	パケット ジェネレータによって生成された EOP の数を示します。
8'h16	連続パケット	RW	連続パケットを有効にするには、ビット [1] に 0 を書き込みます。
8'h39	ECC エラー数	RO	ECC エラーの数を示します。
8'h40	ECC訂正エラー数	RO	訂正された ECC エラーの数を示します。

設計例ampInterlaken Look-aside Design Ex のレジスタ マップample
デザイン ex を生成するときは、このレジスタ マップを使用します。amp[Interlaken Look-aside モードを有効にする] パラメーターがオンになっているファイル。

オフセット	名前	アクセス	説明
8'h00	予約済み
8'h01	カウンターリセット	RO	ビット [1] に 0 を書き込むと、TX および RX カウンターの等しいビットがクリアされます。
8'h02	システム PLL リセット	RO	次のビットは、システム PLL リセット要求とイネーブル値を示します。 • ビット [0] – sys_pll_rst_req • ビット [1] – sys_pll_rst_en
8'h03	RX レーン アライン	RO	RX レーンのアライメントを示します。
8'h04	ワードロック	RO	[NUM_LANES–1:0] – ワード (ブロック) 境界の識別。
8'h05	同期がロックされています	RO	[NUM_LANES–1:0] – メタフレーム同期。
8'h06 – 8'h09	CRC32 エラー数	RO	CRC32 エラー数を示します。
8'h0A	CRC24 エラー数	RO	CRC24 エラー数を示します。
続き…

オフセット	名前	アクセス	説明
8'h0B	予約済み
8'h0C	SOP カウント	RO	SOP の番号を示します。
8'h0D	EOP カウント	RO	EOPの数を示します
8'h0E	エラーカウント	RO	次のエラーの数を示します。 • 車線のずれ • 不正なコントロール ワード • 不正なフレーミング パターン • SOP または EOP インジケータの欠落
8'h0F	send_data_mm_clk	RW	ジェネレータ信号を有効にするには、ビット [1] に 0 を書き込みます。
8'h10	チェッカーエラー	RO	チェッカーエラーを示します。 (SOPデータエラー、チャンネル番号エラー、PLDデータエラー)
8'h11	システム PLL ロック	RO	ビット [0] は PLL ロック表示を示します。
8'h13	レイテンシー数	RO	レイテンシーの数を示します。
8'h14	送信 SOP カウント	RO	パケット ジェネレータによって生成された SOP の数を示します。
8'h15	送信 EOP カウント	RO	パケット ジェネレータによって生成された EOP の数を示します。
8'h16	連続パケット	RO	連続パケットを有効にするには、ビット [1] に 0 を書き込みます。
8'h17	TX および RX カウンターが等しい	RW	TX および RX カウンターが等しいことを示します。
8'h23	レイテンシーを有効にする	WO	レイテンシ測定を有効にするには、ビット [1] に 0 を書き込みます。
8'h24	レイテンシ対応	RO	レイテンシ測定の準備ができていることを示します。

Interlaken (第 2 世代) Intel Agilex 7 FPGA IP デザイン Exampユーザーガイドのアーカイブ

• このユーザー ガイドの最新および以前のバージョンについては、Interlaken (2nd) を参照してください。
• 世代) Intel Agilex 7 FPGA IP デザイン Exampファイル ユーザーガイド HTML バージョン。 バージョンを選択し、「ダウンロード」をクリックします。 IP またはソフトウェアのバージョンがリストされていない場合は、以前の IP またはソフトウェア バージョンのユーザー ガイドが適用されます。
• IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。

Interlaken (第 2 世代) Intel Agilex 7 FPGA IP Design Ex のドキュメント改訂履歴ampユーザーガイド

ドキュメントバージョン	インテル Quartus Prime バージョン	IPバージョン	変更点
2023.06.26	23.2	21.1.1	• 合成およびシミュレーション モデルに対する VHDL サポートを追加しました。 • 製品ファミリー名を「Intel Agilex 7」に更新しました。
2022.08.03	21.3	20.0.1	インテル Agilex F シリーズ トランシーバー SoC 開発キットのデバイス OPN を修正しました。
2021.10.04	21.3	20.0.1	• QuestaSim シミュレータのサポートを追加しました。 • NCSim シミュレータのサポートを削除しました。
2021.02.24	20.4	20.0.1	• 次のセクションに、PAM4 の未使用のトランシーバー チャネルの保存に関する情報を追加しました。 ハードウェア設計例ampル コンポーネント. • pll_ref_clk[1] 信号の説明をセクションに追加しました。 インターフェイス信号.
2020.12.14	20.4	20.0.0	• 更新されたampInterlaken モードと Interlaken Look-aside モードのハードウェア テスト出力のセクション ハードウェア設計例のテストample. • Interlaken Look-aside デザイン ex のレジスタ マップを更新ampセクション内のファイル 地図を登録する. • セクションにハードウェア テストの実行が成功するための合格基準を追加しました。 ハードウェア設計例のテストample.
2020.10.16	20.2	19.3.0	RX 側で初期適応キャリブレーションを実行するコマンドを修正しました。 ハードウェア設計例のテストample セクション。
2020.06.22	20.2	19.3.0	• デザイン元ampファイルは、Interlaken Lookaside モードで使用できます。 • 設計例のハードウェアテストampファイルは、インテル Agilex デバイスのバリエーションで利用できます。 • 追加した 図: Interlaken (第 2 世代) 設計例のハイレベル ブロック図ample. • 次のセクションを更新しました。 —   ハードウェアおよびソフトウェアの要件 —   ディレクトリ構造 • Interlaken Look-aside 関連の更新を含めるために次の図を変更しました。 —   図: Interlaken (第 2 世代) ハードウェア設計 ExampE タイルの NRZ モードのバリエーションの概要ブロック図 —   図: Interlaken (第 2 世代) ハードウェア設計 Example E タイル PAM4 モードのバリエーションのハイレベル ブロック図 • 更新しました 図: IPパラメータエディタ.
続き…

ドキュメントバージョン	インテル Quartus Prime バージョン	IPバージョン	変更点
			• クロック制御アプリケーションの周波数設定に関する情報をセクションに追加しました。 デザイン Ex のコンパイルと設定ampハードウェアのファイル. • 次のセクションに Interlaken Lookaside のテスト実行出力を追加しました。 —   設計例のシミュレーションampテストベンチ —   ハードウェア設計例のテストample • 次の新しい信号を追加しました。 インターフェイス信号 セクション： — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Interlaken Look-aside デザイン ex のレジスタ マップを追加ampルイン セクション: レジスタマップ.
2019.09.30	19.3	19.2.1	clk100 を削除しました。 mgmt_clk は、次の IO PLL への基準クロックとして機能します。 •    図: Interlaken (第 2 世代) ハードウェア設計 Example E タイル NRZ モード バリエーションのハイレベル ブロック図. •    図: Interlaken (第 2 世代) ハードウェア設計 Exampファイル E タイル PAM4 モードのバリエーションの概要ブロック図.
2019.07.01	19.2	19.2	初回リリース。

Interlaken (第 2 世代) Intel Agilex® 7 FPGA IP デザイン Exampユーザーガイド

ドキュメント / リソース

Intel Interlaken 第 2 世代 Agilex 7 FPGA IP 設計 Example [pdf] ユーザーガイド Interlaken 第 2 世代 Agilex 7 FPGA IP 設計 Example、Interlaken、第 2 世代 Agilex 7 FPGA IP 設計 Exampファイル、FPGA IP 設計例ampファイル、IP 設計例ampル、デザインExample

参考文献

• ユーザーマニュアル