GPIO Intel® FPGA IP ユーザーガイド
Intel® Arria® 10 および Intel® Cyclone® 10 GX デバイス
インテル® Quartus® Prime Design Suite 向けに更新: 21.2
IP バージョン: 20.0.0
オンライン版 ID: 683136
フィードバックを送信 ug-altera_gpio バージョン: 2021.07.15
GPIO Intel® FPGA IP コアは、汎用 I/O (GPIO) 機能とコンポーネントをサポートします。GPIO は、トランシーバー、メモリ インターフェイス、または LVDS に固有ではない一般的なアプリケーションで使用できます。
GPIO IP コアは、Intel Arria® 10 および Intel Cyclone® 10 GX デバイスでのみ使用できます。Stratix® V、Arria V、または Cyclone V デバイスからデザインを移行する場合は、ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、または ALTIOBUF IP コアを移行する必要があります。
関連情報
- Arria V、Cyclone V、Stratix V デバイスの IP 移行フロー (22 ページ)
- Intel Stratix 10 I/O 実装ガイド
Intel Stratix 10 デバイス用の GPIOIP コア ユーザー ガイドを提供します。 - インテル FPGA IP コアの紹介
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GPIO Intel FPGA IP のリリース情報
インテル FPGA IP のバージョンは、 v19.1 までの インテル Quartus® Prime Design Suite ソフトウェアのバージョンと一致します。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降、インテル FPGA IP には新しいバージョン管理スキームがあります。
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
表 1. GPIO Intel FPGA IP コアの現在のリリース情報
|
アイテム |
説明 |
| IPバージョン | 20.0.0 |
| インテル Quartus Prime バージョン | 21.2 |
| 発売日 | 2021.06.23 |
GPIO Intel FPGA IP の機能
GPIO IP コアには、デバイスの I/O ブロックをサポートする機能が含まれています。Intel Quartus Prime パラメータ エディタを使用して、GPIO IP コアを構成できます。
GPIO IP コアは次のコンポーネントを提供します。
- ダブル データ レート入力/出力 (DDIO) - 通信チャネルのデータ レートを 2 倍または半分にするデジタル コンポーネント。
- 遅延チェーン - 特定の遅延を実行し、I/O タイミングのクローズを支援するように遅延チェーンを構成します。
- I/O バッファ - パッドを FPGA に接続します。
GPIO Intel FPGA IP データパス
図1. 高レベル View シングルエンドGPIO
表2. GPIO IPコアのデータパスモード
|
データ経路 |
登録モード | |||
| バイパス | シンプルレジスター |
DDR I/O |
||
|
フルレート |
半額 |
|||
| 入力 | データは、すべてのダブル データ レート I/O (DDIO) をバイパスして、遅延要素からコアに送られます。 | フルレート DDIO は、ハーフレート DDIO をバイパスして、単純なレジスタとして動作します。フィッターは、面積とタイミングのトレードオフに応じて、レジスタを I/O にパックするか、コアに実装するかを選択します。 | フルレート DDIO は、ハーフレート DDIO をバイパスして、通常の DDIO として動作します。 | フルレート DDIO は通常の DDIO として動作します。ハーフレート DDIO はフルレート データをハーフレート データに変換します。 |
| 出力 | データはすべての DDIO をバイパスして、コアから直接遅延要素に送られます。 | フルレート DDIO は、ハーフレート DDIO をバイパスして、単純なレジスタとして動作します。フィッターは、面積とタイミングのトレードオフに応じて、レジスタを I/O にパックするか、コアに実装するかを選択します。 | フルレート DDIO は、ハーフレート DDIO をバイパスして、通常の DDIO として動作します。 | フルレート DDIO は通常の DDIO として動作します。ハーフレート DDIO はフルレート データをハーフレート データに変換します。 |
| 双方向の | 出力バッファは出力ピンと入力バッファの両方を駆動します。 | フルレート DDIO は単純なレジスタとして動作します。出力バッファは出力ピンと入力バッファの両方を駆動します。 | フルレート DDIO は通常の DDIO として動作します。出力バッファは出力ピンと入力バッファの両方を駆動します。入力バッファは 3 つのフリップフロップのセットを駆動します。 | フルレート DDIO は通常の DDIO として動作します。ハーフレート DDIO はフルレート データをハーフレートに変換します。出力バッファは出力ピンと入力バッファの両方を駆動します。入力バッファは 3 つのフリップフロップのセットを駆動します。 |
非同期クリア信号とプリセット信号を使用する場合、すべての DDIO がこれらの同じ信号を共有します。
ハーフレート DDIO とフルレート DDIO は別々のクロックに接続します。ハーフレート DDIO とフルレート DDIO を使用する場合、フルレート クロックはハーフレート周波数の 2 倍で動作する必要があります。タイミング要件を満たすために、異なる位相関係を使用できます。
関連情報
入力および出力バスの高ビットと低ビット（12 ページ）
入力パス
パッドはデータを入力バッファに送信し、入力バッファは遅延要素にデータを供給します。データが遅延要素の出力に送られた後、プログラム可能なバイパスマルチプレクサは使用する機能とパスを選択します。各入力パスには2つのsが含まれています。tagフルレートとハーフレートの DDIO の種類。
図2. 簡略化 View シングルエンドGPIO入力パス
- パッドはデータを受信します。
- DDIO IN（1）はck_frの立ち上がりエッジと立ち下がりエッジでデータをキャプチャし、次の波形図の信号（A）と（B）のデータを単一データレートで送信します。
- DDIO IN（2）とDDIO IN（3）はデータレートを半分にします。
- dout[3:0]はデータをハーフレートバスとして提示します。
図3. ハーフレート変換によるDDIOモードでの入力パス波形
この図では、データは、ダブル データ レートのフル レート クロックからシングル データ レートのハーフ レート クロックに移行します。データ レートは 4 で分割され、バス サイズは同じ比率で増加します。GPIO IP コアを介した全体的なスループットは変わりません。
異なる信号間の実際のタイミング関係は、フルレート クロックとハーフレート クロックに選択した特定の設計、遅延、および位相によって異なる場合があります。
注意: GPIO IP コアは双方向ピンの動的キャリブレーションをサポートしていません。双方向ピンの動的キャリブレーションが必要なアプリケーションについては、関連情報を参照してください。
関連情報
- パラレル インターフェイス向け PHY Lite Intel FPGA IP コア ユーザー ガイド: Intel Stratix 10、Intel Arria 10、および Intel Cyclone 10 GX デバイス
双方向ピンに動的 OCT を必要とするアプリケーションに詳細情報を提供します。 - 出力および出力有効化パス（7ページ）
出力および出力有効化パス
出力遅延要素は、出力バッファを介してデータをパッドに送信します。
各出力パスには2つのsが含まれる。tagDDIO には、ハーフレートとフルレートの 2 種類があります。
図4. 簡略化 View シングルエンドGPIO出力パス
図5. ハーフレート変換によるDDIOモードでの出力パス波形
図6. 簡略化 View 出力イネーブルパス
出力パスと出力イネーブル (OE) パスの違いは、OE パスにはフルレート DDIO が含まれていないことです。OE パスでパックされたレジスタの実装をサポートするために、単純なレジスタがフルレート DDIO として動作します。同じ理由で、ハーフレート DDIO は 1 つだけ存在します。
OE パスは次の 3 つの基本モードで動作します。
- バイパス - コアはすべての DDIO をバイパスして、データを遅延要素に直接送信します。
- パック レジスタ - ハーフ レート DDIO をバイパスします。
- ハーフレートでの SDR 出力 - ハーフレート DDIO はデータをフルレートからハーフレートに変換します。
注意: GPIO IP コアは双方向ピンの動的キャリブレーションをサポートしていません。双方向ピンの動的キャリブレーションが必要なアプリケーションについては、関連情報を参照してください。
関連情報
- パラレル インターフェイス向け PHY Lite Intel FPGA IP コア ユーザー ガイド: Intel Stratix 10、Intel Arria 10、および Intel Cyclone 10 GX デバイス
双方向ピンに動的 OCT を必要とするアプリケーションに詳細情報を提供します。 - 入力パス（5ページ）
GPIO Intel FPGA IP インターフェイス信号
指定したパラメータ設定に応じて、GPIO IP コアで使用できるインターフェース信号が異なります。
図7. GPIO IPコアインターフェース
図8. GPIOインターフェース信号
表3. パッドインターフェース信号
パッド インターフェイスは、GPIO IP コアからパッドへの物理的な接続です。このインターフェイスは、IP コアの構成に応じて、入力、出力、または双方向インターフェイスになります。この表では、SIZE は IP コア パラメータ エディタで指定されたデータ幅です。
|
信号名 |
方向 |
説明 |
| pad_in[サイズ-1:0] |
入力 |
パッドからの入力信号。 |
| pad_in_b[サイズ-1:0] |
入力 |
パッドからの差動入力信号の負ノード。このポートは、 差分バッファを使用する オプション。 |
| パッドアウト[サイズ-1:0] |
出力 |
パッドに信号を出力します。 |
| パッドアウトb[サイズ-1:0] |
出力 |
パッドへの差動出力信号の負ノード。このポートは、 差分バッファを使用する オプション。 |
| pad_io[サイズ-1:0] |
双方向の |
パッドとの双方向信号接続。 |
| pad_io_b[サイズ-1:0] |
双方向の |
パッドとの差動双方向信号接続の負ノード。このポートは、 差分バッファを使用する オプション。 |
表4. データインターフェース信号
データ インターフェイスは、GPIO IP コアから FPGA コアへの入力または出力インターフェイスです。この表では、SIZE は IP コア パラメータ エディタで指定されたデータ幅です。
|
信号名 |
方向 |
説明 |
| din[データサイズ-1:0] |
入力 |
出力モードまたは双方向モードでの FPGA コアからのデータ入力。 DATA_SIZE はレジスタ モードによって異なります。
|
| 出力[DATA_SIZE-1:0] |
出力 |
入力モードまたは双方向モードでFPGAコアにデータ出力、 DATA_SIZE はレジスタ モードによって異なります。
|
| oe[OE_SIZE-1:0] |
入力 |
出力モードでFPGAコアからのOE入力 出力ポートを有効にする オン、または双方向モード。OE はアクティブ ハイです。 データを送信するときは、この信号を 1 に設定します。データを受信するときは、この信号を 0 に設定します。OE_SIZE はレジスタ モードによって異なります。
|
表5. クロックインターフェース信号
クロック インターフェイスは入力クロック インターフェイスです。構成に応じて、さまざまな信号で構成されます。GPIO IP コアには、0、1、2、または 4 つのクロック入力があります。クロック ポートは、クロック信号によって実行される実際の機能を反映して、構成によって異なって表示されます。
|
信号名 |
方向 |
説明 |
| ck |
入力 |
入力および出力パスでは、このクロックはパックレジスタまたはDDIOに供給されます。 ハーフレートロジック パラメータ。 双方向モードでは、このクロックは、 独立した入力/出力クロック パラメータ。 |
| 翻訳 |
入力 |
入力および出力パスでは、これらのクロックは、 ハーフレートロジック パラメータ。 双方向モードでは、入力パスと出力パスは、 独立した入力/出力クロック パラメータ。 |
|
ck_hr |
||
| ck_in |
入力 |
双方向モードでは、次の両方の設定を指定すると、これらのクロックは入力パスと出力パスのパックされたレジスタまたは DDIO に供給されます。
|
| ck_out | ||
| 日本語 |
入力 |
双方向モードでは、これらのクロックは、両方の設定を指定すると、入力パスと出力パスでフルレートとハーフレートのDDIOSに供給されます。
例えばample、ck_fr_out は出力パスでフルレート DDIO に供給します。 |
| ck_fr_out | ||
| ck_hr_in | ||
| ck_hr_out | ||
| ブリッジ |
入力 |
クロックを有効にします。 |
表6. 終端インターフェース信号
終端インターフェイスは、GPIO IP コアを I/O バッファに接続します。
|
信号名 |
方向 |
説明 |
| シリーズ終了制御 |
入力 |
終端制御ブロック (OCT) からバッファへの入力。バッファ直列インピーダンス値を設定します。 |
| 並列終端制御 |
入力 |
終端制御ブロック (OCT) からバッファへの入力。バッファの並列インピーダンス値を設定します。 |
表7. リセットインターフェース信号
リセット インターフェイスは、GPIO IP コアを DDIO に接続します。
|
信号名 |
方向 |
説明 |
| スクロール |
入力 |
同期クリア入力。sset を有効にすると使用できなくなります。 |
| aclr |
入力 |
非同期クリア入力。アクティブハイ。aset を有効にした場合は使用できません。 |
| アセット |
入力 |
非同期セット入力。アクティブハイ。aclr を有効にすると使用できなくなります。 |
| セット |
入力 |
同期セット入力。sclr を有効にすると使用できなくなります。 |
関連情報
入力および出力バスの高ビットと低ビット（12 ページ）
- 入力、出力、および OE パスは同じクリア信号とプリセット信号を共有します。
- 出力と OE パスは同じクロック信号を共有します。
データインターフェースのデータビット順序
図9. データビット順序規則
この図は、din、dout、oe データ信号のビット順序規則を示しています。
- データ バス サイズの値が SIZE の場合、LSB は右端の位置にあります。
- データ バス サイズの値が 2 × SIZE の場合、バスは SIZE の XNUMX ワードで構成されます。
- データ バス サイズの値が 4 × SIZE の場合、バスは XNUMX ワードの SIZE で構成されます。
- LSB は各単語の一番右の位置にあります。
- 右端のワードは、出力バスに出力される最初のワードと、入力バスに入力される最初のワードを指定します。
関連情報
入力パス（5ページ）
入力および出力バスの上位ビットと下位ビット
入力信号または出力信号の高ビットと低ビットは、din および dout 入力バスと出力バスに含まれます。
入力バス
din バスの場合、datain_h と datain_l が上位ビットと下位ビットで、それぞれの幅が datain_width である場合、次のようになります。
- datain_h = din[(2 × datain_width – 1):datain_width]
- datain_l = din[(datain_width – 1):0]
例えばampファイル、din[7:0] = 8'b11001010 の場合:
- データ入力_h = 4'b1100
- データ入力_l = 4'b1010
出力バス
dout バスの場合、dataout_h と dataout_l が上位ビットと下位ビットで、それぞれの幅が dataout_width である場合:
- dataout_h = dout[(2 × dataout_width – 1):dataout_width]
- dataout_l = doout[(dataout_width – 1):0]
例えばampファイル、dout[7:0] = 8'b11001010 の場合:
- データ出力_h = 4'b1100
- データ出力_l = 4'b1010
データインターフェース信号と対応するクロック
表8. データインターフェース信号と対応するクロック
|
信号名 |
パラメータ設定 | クロック | ||
| 登録モード | 半額 |
別々の時計 |
||
| ディン |
|
オフ |
オフ |
ck |
| DDIO |
On |
オフ |
ck_hr | |
|
オフ |
On |
ck_in | |
| DDIO |
On |
On |
ck_hr_in | |
|
|
オフ |
オフ |
ck |
| DDIO |
On |
オフ |
ck_hr | |
|
オフ |
On |
ck_out | |
| DDIO |
On |
On |
ck_hr_out | |
|
|
オフ |
オフ |
ck |
| DDIO |
On |
オフ |
翻訳 | |
|
オフ |
On |
|
|
| DDIO |
On |
On |
|
|
リソースの使用率と設計パフォーマンスの検証
Intel Quartus Prime コンパイル レポートを参照すると、デザインのリソース使用量とパフォーマンスに関する詳細を取得できます。
- メニューで、 処理中 ➤ コンパイルを開始 完全なコンパイルを実行します。
- デザインをコンパイルしたら、クリックします 処理 ➤ コンパイルレポート.
- 使用方法 目次、移動 フィッター ➤ リソースセクション.
a. に view リソース使用情報を選択するには、 リソース使用量の概要.
NS。 に view リソース使用率情報を選択するには、 エンティティ別のリソース使用率.
GPIO Intel FPGA IP パラメータ設定
GPIO IP コアのパラメータ設定は、Intel Quartus Prime ソフトウェアで設定できます。オプションには次の 3 つのグループがあります。 一般的な, バッファ、 そして レジスター.
表 9. GPIO IP コアパラメータ – 一般
|
パラメータ |
状態 | 許容値 |
説明 |
| データの方向性 |
— |
|
GPIO のデータ方向を指定します。 |
| データ幅 |
— |
1から128 | データ幅を指定します。 |
| 従来のトップレベルポート名を使用する |
— |
|
Stratix V、Arria V、Cyclone V デバイスと同じポート名を使用します。 例えばample、dout は dataout_h と dataout_l になり、din は datain_h と datain_l になります。 注意: これらのポートの動作は、Stratix V、Arria V、および Cyclone V デバイスとは異なります。移行ガイドラインについては、関連情報を参照してください。 |
表 10. GPIO IP コアパラメータ – バッファ
|
パラメータ |
状態 | 許容値 |
説明 |
| 差分バッファを使用する |
— |
|
オンにすると、差動 I/O バッファが有効になります。 |
| 疑似差分バッファを使用する |
|
|
出力モードでオンにすると、疑似差動出力バッファが有効になります。 このオプションは、双方向モードで自動的にオンになります。 差分バッファを使用する. |
| バスホールド回路を使用する |
|
|
オンにすると、バス ホールド回路は I/O ピン上の信号を最後に駆動された状態で弱く保持することができ、出力バッファの状態は 1 または 0 になりますが、高インピーダンスにはなりません。 |
| オープンドレイン出力を使用する |
|
|
オープン ドレイン出力をオンにすると、デバイスはシステム内の複数のデバイスによってアサートできる割り込み信号や書き込み有効信号などのシステム レベルの制御信号を提供できるようになります。 |
| 出力ポートを有効にする | データ方向 = 出力 |
|
オンにすると、OE ポートへのユーザー入力が有効になります。このオプションは、双方向モードでは自動的にオンになります。 |
| 直列終端/並列終端ポートを有効にする |
— |
|
オンにすると、出力バッファの直列終端制御ポートと並列終端制御ポートが有効になります。 |
表 11. GPIO IP コアパラメータ – レジスタ
| パラメータ | 状態 | 許容値 | 説明 |
| 登録モード |
— |
|
GPIO IP コアのレジスタ モードを指定します。
|
| 同期クリア/プリセットポートを有効にする |
|
|
同期リセット ポートの実装方法を指定します。
|
| 非同期クリア/プリセットポートを有効にする |
|
|
非同期リセット ポートの実装方法を指定します。
ACLR および ASET 信号はアクティブ ハイです。 |
| クロックイネーブルポートを有効にする | レジスタモード = DDIO |
|
|
| ハーフレートロジック | レジスタモード = DDIO |
|
オンにすると、ハーフレート DDIO が有効になります。 |
| 独立した入力/出力クロック |
|
|
オンにすると、双方向モードで入力パスと出力パスに個別のクロック (CK_IN と CK_OUT) が有効になります。 |
関連情報
- 入力および出力バスの高ビットと低ビット（12 ページ）
- ガイドライン: 移行された IP の datain_h ポートと datain_l ポートを交換する (23 ページ)
レジスターパッキング
GPIO IP コアを使用すると、レジスタを周辺にパックして、領域とリソースの使用率を節約できます。
入力および出力パス上のフルレート DDIO をフリップフロップとして構成できます。これを行うには、この表にリストされている .qsf 割り当てを追加します。
表12. レジスタパッキングQSF割り当て
|
パス |
QSF 割り当て |
| 入力レジスタパッキング | QSF割り当て set_instance_assignment -name FAST_INPUT_REGISTER ON -to |
| 出力レジスタパッキング | set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to |
| 出力イネーブルレジスタパッキング | set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to |
注: これらの割り当てはレジスタ パッキングを保証するものではありません。ただし、これらの割り当てにより、フィッターは適切な配置を見つけることができます。そうでない場合、フィッターはフリップフロップをコア内に保持します。
GPIO Intel FPGA IP タイミング
GPIO IP コアのパフォーマンスは、I/O 制約とクロック位相に依存します。GPIO 構成のタイミングを検証するには、Intel ではタイミング アナライザーの使用を推奨しています。
関連情報
Intel Quartus Prime タイミング アナライザー
タイミングコンポーネント
GPIO IP コアのタイミング コンポーネントは 3 つのパスで構成されます。
- I/O インターフェイス パス (FPGA から外部受信デバイスへ、および外部送信デバイスから FPGA へ)。
- データとクロックのコア インターフェイス パス (I/O からコアへ、コアから I/O へ)。
- 転送パス - ハーフレート DDIO からフルレート DDIO へ、フルレート DDIO からハーフレート DDIO へ。
注: タイミング アナライザーは、DDIO_IN ブロックと DDIO_OUT ブロック内のパスをブラック ボックスとして扱います。
図10. 入力パスタイミングコンポーネント
図11.出力パスタイミングコンポーネント
図12. 出力イネーブルパスタイミングコンポーネント
遅延要素
Intel Quartus Primeソフトウェアは、I/Oタイミング解析でスラックを最大化するために遅延要素を自動的に設定しません。タイミングを閉じるかスラックを最大化するには、Intel Quartus Prime設定で遅延要素を手動で設定します。 file (.qsf)。
表 13. 遅延要素 .qsf 割り当て
遅延要素にアクセスするには、.qsf でこれらの割り当てを指定します。
| 遅延要素 | .qsf 割り当て |
| 入力遅延要素 | set_instance_assignmentを-name INPUT_DELAY_CHAIN <0..63> |
| 出力遅延要素 | set_instance_assignmentを-name OUTPUT_DELAY_CHAIN <0..15> |
| 出力イネーブル遅延要素 | set_instance_assignmentを-名前 OE_DELAY_CHAIN <0..15> |
タイミング分析
Intel Quartus Prime ソフトウェアは、GPIO IP コアの SDC タイミング制約を自動的に生成しません。タイミング制約は手動で入力する必要があります。
タイミングガイドラインに従って、ampタイミング アナライザーが I/O タイミングを正しく分析することを確認するためのファイル。
- I/Oインターフェースパスの適切なタイミング解析を実行するには、.sdcファイル内のシステムクロックピンに対するデータピンのシステムレベル制約を指定します。 file.
- コアインターフェースパスの適切なタイミング解析を実行するには、.sdcでこれらのクロック設定を定義します。 file:
— コアレジスタへのクロック
— シンプルレジスタおよびDDIOモードのI/Oレジスタへのクロック
関連情報
AN 433: ソース同期インターフェースの制約と分析
ソース同期インターフェイスを制約および分析するための手法について説明します。
シングルデータレート入力レジスタ
図13. シングルデータレート入力レジスタ
表14. シングルデータレート入力レジスタ.sdcコマンド例ampレ
| 指示 | コマンド例ample | 説明 |
| 作成時計 | create_clock -name sdr_in_clk -period “100MHz” sdr_in_clk |
入力クロックのクロック設定を作成します。 |
| 入力遅延を設定する | set_input_delay -クロック sdr_in_clk 0.15 sdr_in_data |
タイミング アナライザーに、0.15 ns の入力遅延で入力 I/O のタイミングを分析するように指示します。 |
フルレートまたはハーフレートDDIO入力レジスタ
フルレートおよびハーフレート DDIO 入力レジスタの入力側は同じです。仮想クロックを使用して FPGA へのオフチップ トランスミッターをモデル化することで、システムを適切に制約できます。
図14. フルレートまたはハーフレートDDIO入力レジスタ
表15. フルレートまたはハーフレートDDIO入力レジスタ.sdcコマンド例ampレ
| 指示 | コマンド例ample | 説明 |
| 作成時計 | create_clock -name 仮想クロック -期間「200MHz」 create_clock -name ddio_in_clk -周期「200 MHz」 ddio_in_clk |
仮想クロックと DDIO クロックのクロック設定を作成します。 |
| 入力遅延を設定する | set_input_delay -clock 仮想クロック 0.25 ddio_in_data 入力遅延を設定 - 遅延を追加 -clock_fall -clock 仮想クロック 0.25 ddio_in_data |
タイミング アナライザーに、転送の正クロック エッジと負クロック エッジを分析するように指示します。2 番目の set_input_delay コマンドの -add_delay に注意してください。 |
| 偽のパスを設定する | 偽のパスを設定する -fall_from 仮想クロック -rise_to ddio_in_clk set_false_path -rise_from 仮想クロック - フォールト to ddio_in_clk |
タイミング アナライザーに、負のエッジでトリガーされるレジスタへの正のクロック エッジと、正のエッジでトリガーされるレジスタへの負のクロック エッジを無視するように指示します。
注: ck_hr 周波数は ck_fr 周波数の半分でなければなりません。I/O PLL がクロックを駆動する場合は、derive_pll_clocks .sdc コマンドの使用を検討できます。 |
シングルデータレート出力レジスタ
図15. シングルデータレート出力レジスタ
表16. シングルデータレート出力レジスタ.sdcコマンド例ampレ
| 指示 | コマンド例ample | 説明 |
| create_clock と create_generated_clock | 作成クロック -name sdr_out_clk -周期「100 MHz」sdr_out_clk 生成クロック - ソース sdr_out_clk -名前 sdr_out_outclk sdr_out_outclk |
送信するソース クロックと出力クロックを生成します。 |
| 出力遅延を設定する | set_output_delay -clock sdr_out_clk 0.45 sdr_out_data |
送信する出力クロックに対して送信する出力データを分析するようにタイミング アナライザーに指示します。 |
フルレートまたはハーフレートDDIO出力レジスタ
フルレートおよびハーフレート DDIO 出力レジスタの出力側は同じです。
表17. DDIO出力レジスタ.sdcコマンド例ampレ
| 指示 | コマンド例ample | 説明 |
| create_clock と create_generated_clock | create_clock -name ddio_out_fr_clk -周期「200 MHz」 ddio_out_fr_clk 生成クロック - ソース ddio_out_fr_clk -名前 ddio_out_fr_outclk ddio_out_fr_outclk |
DDIO へのクロックと送信するクロックを生成します。 |
| 出力遅延を設定する | set_output_delay -クロック ddio_out_fr_outclk 0.55 ddio_out_fr_データ 出力遅延を設定 - 遅延を追加 -時計の落下 -時計 ddio_out_fr_outclk 0.55 ddio_out_fr_データ |
タイミング アナライザーに、出力クロックに対して正のデータと負のデータを分析するように指示します。 |
| 偽のパスを設定する | set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk 偽のパスを設定する -fall_from ddio_out_fr_clk -立ち上がり時間 ddio_out_fr_outclk |
タイミングアナライザに、出力クロックの立ち下がりエッジに対するソースクロックの立ち上がりエッジと、出力クロックの立ち上がりエッジに対するソースクロックの立ち下がりエッジを無視するように指示します。 |
タイミングクローズガイドライン
GPIO 入力レジスタの場合、入力遅延チェーンを設定しないと、入力 I/O 転送がホールド時間に失敗する可能性があります。この失敗は、クロック遅延がデータ遅延よりも大きいために発生します。
ホールド時間を満たすには、入力遅延チェーンを使用して入力データ パスに遅延を追加します。一般に、入力遅延チェーンは、速度グレード 60 ではステップあたり約 1 ps です。タイミングを満たすための入力遅延チェーンのおおよその設定を得るには、負のホールド スラックを 60 ps で割ります。
ただし、I/O PLL が GPIO 入力レジスタ (シンプル レジスタまたは DDIO モード) のクロックを駆動する場合は、補正モードをソース同期モードに設定できます。フィッターは、入力 I/O タイミング解析のために、より適切なセットアップとホールド スラックが得られるように I/O PLL を構成しようとします。
GPIO 出力および出力イネーブル レジスタの場合、出力および出力イネーブル遅延チェーンを使用して、出力データとクロックに遅延を追加できます。
- セットアップ時間違反が観察された場合は、出力クロック遅延チェーンの設定を増やすことができます。
- ホールド時間違反が観察された場合は、出力データ遅延チェーンの設定を増やすことができます。
GPIO Intel FPGA IP デザイン例ampレ
GPIO IPコアは設計例を生成することができるampパラメータエディタでIP設定に一致するファイルを選択します。これらの設計例を使用できます。ampIP コアをインスタンス化するための参照ファイルと、シミュレーションでの予想される動作。
デザイン例を生成することができますampGPIO IPコアパラメータエディタからファイルを選択します。必要なパラメータを設定したら、 Ex の生成ampルデザインIPコアは設計例を生成するampソースファイル file指定したディレクトリに保存されます。
図16. ソース File生成されたデザインExのampディレクトリ
注: .qsys filesは設計中に内部使用するためのものです。ampファイル生成のみ。これらの.qsysを編集することはできません。 files.
GPIO IP コア合成可能 Intel Quartus Prime デザイン Example
合成可能なデザイン例ample は、Intel Quartus Prime プロジェクトに含めることができる、コンパイル対応の Platform Designer システムです。
デザインExの生成と使用ample
合成可能なIntel Quartus Primeデザインを生成するにはampソースから filesの場合は、デザインexで次のコマンドを実行します。ampファイルディレクトリ:
quartus_sh -t make_qii_design.tcl
使用するデバイスを正確に指定するには、次のコマンドを実行します。
quartus_sh -t make_qii_design.tcl [デバイス名]
TCLスクリプトはed_synth.qpfプロジェクトを含むqiiディレクトリを作成します。 fileこのプロジェクトは、Intel Quartus Prime ソフトウェアで開いてコンパイルできます。
GPIO IPコアシミュレーション設計例ample
シミュレーション設計例ample は、GPIO IP コアのパラメータ設定を使用して、シミュレーション ドライバーに接続された IP インスタンスを構築します。ドライバーはランダム トラフィックを生成し、送信されるデータの正当性を内部的にチェックします。
デザイン例の使用ample では、使用するシミュレータに応じて、単一のコマンドを使用してシミュレーションを実行できます。シミュレーションでは、GPIO IP コアの使用方法を示します。
デザインExの生成と使用ample
シミュレーション設計例を生成するにはampソースから fileVerilogシミュレータの場合は、デザインexで次のコマンドを実行します。ampファイルディレクトリ:
quartus_sh -t make_sim_design.tcl
シミュレーション設計例を生成するにはampソースから fileVHDLシミュレータの場合は、デザインexで次のコマンドを実行します。ampファイルディレクトリ:
quartus_sh -t make_sim_design.tcl VHDL
TCL スクリプトは、サポートされているシミュレーション ツールごとに 1 つのサブディレクトリを含む sim ディレクトリを作成します。各シミュレーション ツールのスクリプトは、対応するディレクトリにあります。
Arria V、Cyclone V、Stratix V デバイスの IP 移行フロー
IP 移行フローを使用すると、Arria V、Cyclone V、および Stratix V デバイスの ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、および ALTIOBUF IP コアを Intel Arria 10 および Intel Cyclone 10 GX デバイスの GPIO IP コアに移行できます。
この IP 移行フローは、GPIO IP コアを ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、および ALTIOBUF IP コアの設定と一致するように構成し、IP コアを再生成できるようにします。
注: 一部の IP コアは、特定のモードでのみ IP 移行フローをサポートします。IP コアがサポートされていないモードである場合は、GPIO IP コアの IP パラメータ エディタを実行し、IP コアを手動で構成する必要がある場合があります。
ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、および ALTIOBUF IP コアの移行
ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、および ALTIOBUF IP コアを GPIO Intel FPGA IP IP コアに移行するには、次の手順に従います。
- IP パラメータ エディタで ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、または ALTIOBUF IP コアを開きます。
- では 現在選択されているデバイス ファミリ、選択 インテル Arria 10 or インテルサイクロン10 GX.
- クリック 仕上げる GPIO IP パラメータ エディタを開きます。
IP パラメータ エディタは、ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、または ALTIOBUF コア設定と同様に GPIO IP コア設定を構成します。 - 両者の設定に互換性がない場合は、 新しくサポートされる設定.
- クリック 仕上げる IP コアを再生成します。
- RTL 内の ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、または ALTIOBUF IP コアのインスタンス化を GPIO IP コアに置き換えます。
注意: GPIO IP コアのポート名は、ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、または ALTIOBUF IP コアのポート名と一致しない場合があります。したがって、インスタンス化で IP コア名を変更するだけでは不十分な場合があります。
関連情報
入力および出力バスの高ビットと低ビット（12 ページ）
ガイドライン: 移行された IP の datain_h および datain_l ポートを交換する
GPIO IPを以前のデバイスからGPIO IPコアに移行する場合、 従来のトップレベルポート名を使用する オプションは GPIO IP コア パラメータ エディタにあります。ただし、GPIO IP コアのこれらのポートの動作は、Stratix V、Arria V、および Cyclone V デバイスで使用される IP コアとは異なります。
GPIO IP コアは、次のクロック エッジでこれらのポートを出力レジスタに駆動します。
- datain_h—outclockの立ち上がりエッジ
- datain_l—outclockの立ち下がりエッジ
Stratix V、Arria V、および Cyclone V デバイスから GPIO IP を移行した場合は、GPIO IP コアによって生成された IP をインスタンス化するときに、datain_h ポートと datain_l ポートを交換します。
関連情報
入力および出力バスの高ビットと低ビット（12 ページ）
GPIO Intel FPGA IP ユーザーガイド アーカイブ
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
|
IP コア バージョン |
ユーザーガイド |
| 20.0.0 | GPIO Intel FPGA IP ユーザーガイド: Intel Arria 10 および Intel Cyclone 10 GX デバイス |
| 19.3.0 | GPIO Intel FPGA IP ユーザーガイド: Intel Arria 10 および Intel Cyclone 10 GX デバイス |
| 19.3.0 | GPIO Intel FPGA IP ユーザーガイド: Intel Arria 10 および Intel Cyclone 10 GX デバイス |
| 18.1 | GPIO Intel FPGA IP ユーザーガイド: Intel Arria 10 および Intel Cyclone 10 GX デバイス |
| 18.0 | GPIO Intel FPGA IP ユーザーガイド: Intel Arria 10 および Intel Cyclone 10 GX デバイス |
| 17.1 | Intel FPGA GPIO IP コア ユーザーガイド |
| 17.0 | Altera GPIO IP コア ユーザーガイド |
| 16.1 | Altera GPIO IP コア ユーザーガイド |
| 16.0 | Altera GPIO IP コア ユーザーガイド |
| 14.1 | Altera GPIO メガファンクション ユーザーガイド |
| 13.1 | Altera GPIO メガファンクション ユーザーガイド |
GPIO Intel FPGA IP ユーザーガイド: Intel Arria 10 および Intel Cyclone 10 GX デバイスのドキュメント改訂履歴
|
ドキュメントバージョン |
インテル Quartus Prime バージョン | IPバージョン |
変更点 |
|
2021.07.15 |
21.2 |
20.0.0 |
簡略化された図を更新しました view シングルエンドGPIO入力パスのdout[0]をdout[3]に、dout[3]をdout[0]に更新します。 |
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2021.03.29 |
21.1 |
20.0.0 |
GPIO IP バージョン番号を 20.0.0 に更新しました。 |
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2021.03.12 |
20.4 |
19.3.0 |
IP 移行ガイドラインを更新し、GPIO IP が立ち上がりエッジで datain_h を駆動し、立ち下がりエッジで datain_l を駆動することを指定するようにしました。 |
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2019.10.01 |
19.3 |
19.3.0 |
遅延要素に関するトピックの .qsf 割り当てコード内の誤植を修正しました。 |
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2019.03.04 |
18.1 |
18.1 |
入力パス、出力パス、出力有効化パスに関するトピック:
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2018.08.28 |
18.0 |
18.0 |
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| 日付 | バージョン | 変更点 |
| 2017年XNUMX月 | 2017.11.06 |
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| 2017年XNUMX月 | 2017.05.08 |
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| 2016年XNUMX月 | 2016.10.31 |
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| 2016年XNUMX月 | 2016.08.05 |
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| 2014年XNUMX月 | 2014.08.18 |
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| 2013年XNUMX月 | 2013.11.29 | 初回リリース。 |
GPIO Intel FPGA IP ユーザーガイド: Intel Arria 10 および Intel Cyclone 10 GX デバイス
ドキュメント / リソース
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インテル GPIO インテル FPGA IP [pdf] ユーザーガイド GPIO Intel FPGA IP、GPIO、Intel FPGA IP、FPGA IP |
