インテル BCH IP コア
BCH IPコアについて
関連情報
- BCH IP コア ドキュメント アーカイブ (24 ページ)
- BCH IP コアの以前のバージョンのユーザー ガイドの一覧を提供します。
- インテル FPGA IP コアの紹介
- IP コアのパラメーター化、生成、アップグレード、シミュレーションなど、すべての Intel FPGA IP コアに関する一般的な情報を提供します。
- バージョンに依存しない IP および Qsys シミュレーション スクリプトの作成
- ソフトウェアまたは IP バージョンのアップグレードを手動で更新する必要のないシミュレーション スクリプトを作成します。
- プロジェクト管理のベスト プラクティス
- プロジェクトと IP の効率的な管理と移植のためのガイドライン files.
インテル® DSP IP コアの機能
- Avalon® ストリーミング (Avalon-ST) インターフェイス
- Intel® FPGA向けDSPビルダー対応
- IP コアを検証するためのテストベンチ
- インテルがサポートする VHDL および Verilog HDL シミュレーターで使用する IP 機能シミュレーション モデル
BCH IPコアの機能
- エラー検出および訂正のための高性能で完全にパラメータ化可能なエンコーダまたはデコーダ:
- コードワードあたりのシンボル数
- コードワードあたりのチェック シンボル数
- 並列入力ビット数
インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、FPGA および半導体製品のパフォーマンスをインテルの標準保証に従って最新の仕様に保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
- その他の名前およびブランドは、他者の財産として主張される場合があります。
DSP IP コア デバイス ファミリのサポート
インテルは、インテル FPGA IP コアに対して次のデバイス・サポート・レベルを提供しています。
- 事前支援—IPコアは、このデバイスファミリのシミュレーションとコンパイルに使用できます。FPGAプログラミング file (.pof) サポートは Quartus Prime Pro Stratix 10 エディション ベータ ソフトウェアでは利用できないため、IP タイミング クロージャーは保証されません。 タイミング モデルには、初期のポスト レイアウト情報に基づく遅延の初期エンジニアリング見積もりが含まれます。 タイミング モデルは、シリコン テストによって実際のシリコンとタイミング モデルとの相関関係が改善されるため、変更される可能性があります。 この IP コアは、システム アーキテクチャとリソース使用率の調査、シミュレーション、ピン配置、システム レイテンシの評価、基本的なタイミングの評価 (パイプラインの割り当て)、および I/O 転送戦略 (データ パス幅、バースト深度、I/O 規格のトレードオフ) に使用できます。 ）。
- 予備的支援—Intel は、このデバイス ファミリの予備的なタイミング モデルを使用して IP コアを検証しています。IP コアはすべての機能要件を満たしていますが、デバイス ファミリのタイミング分析がまだ進行中である可能性があります。注意して使用すれば、生産設計で使用できます。
- 最終支援—Intel は、このデバイス ファミリの最終的なタイミング モデルを使用して IP コアを検証します。IP コアは、デバイス ファミリのすべての機能要件とタイミング要件を満たしています。量産設計で使用できます。
表1. DSP IPコアデバイスファミリのサポート
| デバイスファミリー | サポート |
| Arria® II GX | ファイナル |
| アリア II GZ | ファイナル |
| アリアV | ファイナル |
| インテル Arria 10 | ファイナル |
| Cyclone®IV | ファイナル |
| サイクロンV | ファイナル |
| インテル サイクロン 10 | ファイナル |
| インテル MAX® 10 FPGA | ファイナル |
| Stratix® IV GT | ファイナル |
| Stratix IV GX/E | ファイナル |
| Stratix V | ファイナル |
| インテル Stratix 10 | 前進 |
| その他のデバイス ファミリ | サポートなし |
BCH IP コア リリース情報
IP コアのライセンスを取得する際は、リリース情報を使用してください。
表2.リリース情報
| アイテム | 説明 |
| バージョン | 17.1 |
| 発売日 | 2017年XNUMX月 |
| 注文コード | IP-BCH (IPR-BCH) |
インテルは、Quartus Prime ソフトウェアの現在のバージョンが各 IP コアの以前のバージョンをコンパイルすることを検証します。 インテルは、Quartus Prime ソフトウェアが以前のバージョンよりも古い IP コアのバージョンをコンパイルすることを確認していません。 インテル FPGA IP のリリースノートには、すべての例外がリストされています。
関連情報
- インテル FPGA IP リリースノート
- ナレッジベース内の BCH IP コアの正誤表
DSP IP コアの検証
- IP コアのバージョンをリリースする前に、インテルは包括的な回帰テストを実行して、その品質と正確性を検証します。 インテルは、IP コアのカスタム バリエーションを生成して、さまざまなパラメーター オプションを実行し、マスター シミュレーション モデルに対して検証された結果で結果のシミュレーション モデルを徹底的にシミュレートします。
BCH IP コアのパフォーマンスとリソース使用率
- Arria V (5AGXFB3H4F35C5)、Cyclone V (5CGXFC7C7F23C8)、および Stratix V (5SGXEA7H3F35C3) デバイスで Quartus Prime ソフトウェアを使用した BCH IP コアの一般的な期待パフォーマンス。ここで、m はシンボルあたりのビット数、n はコードワード長、d はパラレル データ入力幅、t はエラー訂正能力です。
表3. デコーダーのパフォーマンスとリソース使用率
| デバイス | パラメータ | メモリ | ALM | レジスター | 最大 (MHz) | |||||
| m | n | d | t | M10K | M20K | 主要な | 二次y | |||
| アリアV | 8 | 255 | 10 | 42 | 7 | — | 18,376 | 40,557 | 3,441 | 196 |
| サイクロンV | 8 | 255 | 10 | 42 | 7 | — | 18,264 | 40,709 | 3,266 | 150 |
| Stratix V | 8 | 255 | 10 | 42 | — | 7 | 19,027 | 44,134 | 4,315 | 308 |
| アリアV | 8 | 255 | 12 | 42 | 9 | — | 22,293 | 49,602 | 4,053 | 186 |
| サイクロンV | 8 | 255 | 12 | 42 | 9 | — | 22,243 | 49,243 | 4,511 | 149 |
| Stratix V | 8 | 255 | 12 | 42 | — | 8 | 23,187 | 53,800 | 5,207 | 310 |
| アリアV | 8 | 255 | 2 | 42 | 4 | — | 5,539 | 13,238 | 788 | 207 |
| サイクロンV | 8 | 255 | 2 | 42 | 4 | — | 5,527 | 13,174 | 857 | 174 |
| Stratix V | 8 | 255 | 2 | 42 | — | 4 | 6,088 | 14,399 | 850 | 369 |
| アリアV | 8 | 255 | 5 | 42 | 5 | — | 10,231 | 23,321 | 1,554 | 206 |
| サイクロンV | 8 | 255 | 5 | 42 | 5 | — | 10,234 | 23,391 | 1,551 | 164 |
| 続き… | ||||||||||
| デバイス | パラメータ | メモリ | ALM | レジスター | 最大 (MHz) | |||||
| m | n | d | t | M10K | M20K | 主要な | 二次y | |||
| Stratix V | 8 | 255 | 5 | 42 | — | 5 | 10,820 | 24,868 | 2,612 | 335 |
| Stratix V | 14 | 8784 | 10 | 20 | — | 18 | 7,358 | 15,082 | 761 | 346 |
| Stratix V | 14 | 8784 | 10 | 40 | — | 18 | 14,331 | 28,743 | 1,630 | 316 |
| Stratix V | 14 | 8784 | 10 | 80 | — | 18 | 28,383 | 56,292 | 3,165 | 281 |
| Stratix V | 14 | 8784 | 20 | 20 | — | 18 | 10,103 | 19,833 | 933 | 323 |
| Stratix V | 14 | 8784 | 20 | 40 | — | 18 | 20,012 | 37,413 | 1,747 | 304 |
| Stratix V | 14 | 8784 | 20 | 80 | — | 18 | 39,225 | 72,151 | 3,673 | 282 |
| Stratix V | 14 | 8784 | 30 | 20 | — | 17 | 11,784 | 23,924 | 844 | 329 |
| Stratix V | 14 | 8784 | 30 | 40 | — | 19 | 23,061 | 44,313 | 1,836 | 289 |
| Stratix V | 14 | 8784 | 30 | 80 | — | 19 | 43,949 | 85,476 | 3,398 | 263 |
| Stratix V | 14 | 8784 | 40 | 20 | — | 19 | 13,801 | 28,032 | 743 | 307 |
| Stratix V | 14 | 8784 | 40 | 40 | — | 19 | 26,107 | 51,680 | 1,472 | 291 |
| Stratix V | 14 | 8784 | 40 | 80 | — | 21 | 50,303 | 98,545 | 3,351 | 248 |
| Stratix V | 14 | 8784 | 50 | 20 | — | 20 | 16,407 | 33,020 | 967 | 307 |
| Stratix V | 14 | 8784 | 50 | 40 | — | 20 | 31,095 | 60,503 | 1,991 | 288 |
| Stratix V | 14 | 8784 | 50 | 80 | — | 22 | 58,690 | 116,232 | 3,222 | 249 |
| Stratix V | 14 | 8784 | 60 | 20 | — | 20 | 18,290 | 37,106 | 914 | 297 |
| Stratix V | 14 | 8784 | 60 | 40 | — | 20 | 35,041 | 67,183 | 2,324 | 292 |
| Stratix V | 14 | 8784 | 60 | 80 | — | 37 | 80,961 | 160,458 | 7,358 | 233 |
| Stratix V | 14 | 8784 | 70 | 20 | — | 20 | 20,494 | 41,471 | 545 | 286 |
| Stratix V | 14 | 8784 | 70 | 40 | — | 20 | 38,294 | 74,727 | 1,778 | 280 |
| Stratix V | 14 | 8784 | 70 | 80 | — | 38 | 88,040 | 173,311 | 7,769 | 232 |
| Stratix V | 14 | 8784 | 80 | 20 | — | 22 | 22,437 | 45,334 | 691 | 276 |
| Stratix V | 14 | 8784 | 80 | 40 | — | 22 | 42,256 | 82,173 | 1,363 | 285 |
| Stratix V | 14 | 8784 | 80 | 80 | — | 40 | 95,913 | 186,869 | 7,317 | 229 |
表4. エンコーダのパフォーマンスとリソース使用率
| デバイス | パラメータ | メモリ | ALM | レジスター | 最大 (MHz) | |||||
| m | n | d | t | M10K | M20K | 主要な | 二次y | |||
| アリアV | 8 | 255 | 10 | 42 | 2 | — | 337 | 592 | 0 | 243 |
| サイクロンV | 8 | 255 | 10 | 42 | 2 | — | 339 | 592 | 0 | 166 |
| Stratix V | 8 | 255 | 10 | 42 | — | 1 | 353 | 601 | 3 | 400 |
| アリアV | 8 | 255 | 12 | 42 | 2 | — | 386 | 602 | 0 | 257 |
| サイクロンV | 8 | 255 | 12 | 42 | 2 | — | 395 | 602 | 0 | 174 |
| 続き… | ||||||||||
| デバイス | パラメータ | メモリ | ALM | レジスター | 最大 (MHz) | |||||
| m | n | d | t | M10K | M20K | 主要な | 二次y | |||
| Stratix V | 8 | 255 | 12 | 42 | — | 1 | 391 | 614 | 0 | 400 |
| アリアV | 8 | 255 | 2 | 42 | 2 | — | 219 | 547 | 12 | 275 |
| サイクロンV | 8 | 255 | 2 | 42 | 2 | — | 219 | 556 | 3 | 197 |
| Stratix V | 8 | 255 | 2 | 42 | — | 2 | 220 | 542 | 17 | 464 |
| アリアV | 8 | 255 | 5 | 42 | 2 | — | 237 | 563 | 3 | 276 |
| サイクロンV | 8 | 255 | 5 | 42 | 2 | — | 237 | 565 | 1 | 193 |
| Stratix V | 8 | 255 | 5 | 42 | — | 1 | 260 | 573 | 0 | 400 |
| Stratix V | 14 | 8784 | 10 | 20 | — | 3 | 400 | 785 | 4 | 387 |
| Stratix V | 14 | 8784 | 10 | 40 | — | 3 | 613 | 1,348 | 1 | 380 |
| Stratix V | 14 | 8784 | 10 | 80 | — | 3 | 1,009 | 2,451 | 4 | 309 |
| Stratix V | 14 | 8784 | 20 | 20 | — | 3 | 775 | 849 | 1 | 373 |
| Stratix V | 14 | 8784 | 20 | 40 | — | 3 | 1,340 | 1,410 | 0 | 312 |
| Stratix V | 14 | 8784 | 20 | 80 | — | 3 | 2,222 | 2,515 | 1 | 242 |
| Stratix V | 14 | 8784 | 30 | 20 | — | 3 | 1,161 | 919 | 1 | 324. |
| Stratix V | 14 | 8784 | 30 | 40 | — | 3 | 2,074 | 1,480 | 0 | 253 |
| Stratix V | 14 | 8784 | 30 | 80 | — | 3 | 3,583 | 2,580 | 2 | 224 |
| Stratix V | 14 | 8784 | 40 | 20 | — | 3 | 1,522 | 977 | 4 | 307 |
| Stratix V | 14 | 8784 | 40 | 40 | — | 3 | 2,789 | 1,541 | 0 | 249 |
| Stratix V | 14 | 8784 | 40 | 80 | — | 3 | 4,909 | 2,647 | 0 | 191 |
| Stratix V | 14 | 8784 | 50 | 20 | — | 4 | 1,926 | 1,042 | 9 | 295 |
| Stratix V | 14 | 8784 | 50 | 40 | — | 4 | 3,467 | 1,610 | 1 | 234 |
| Stratix V | 14 | 8784 | 50 | 80 | — | 4 | 6,297 | 2,714 | 3 | 182 |
| Stratix V | 14 | 8784 | 60 | 20 | — | 4 | 2,356 | 1,121 | 0 | 266 |
| Stratix V | 14 | 8784 | 60 | 40 | — | 4 | 3,824 | 1,680 | 1 | 229 |
| Stratix V | 14 | 8784 | 60 | 80 | — | 4 | 7,548 | 2,783 | 0 | 167 |
| Stratix V | 14 | 8784 | 70 | 20 | — | 4 | 2,595 | 1,184 | 2 | 273 |
| Stratix V | 14 | 8784 | 70 | 40 | — | 4 | 4,372 | 1,746 | 0 | 221 |
| Stratix V | 14 | 8784 | 70 | 80 | — | 4 | 8,321 | 2,850 | 2 | 169 |
| Stratix V | 14 | 8784 | 80 | 20 | — | 5 | 2,885 | 1,251 | 1 | 293 |
| Stratix V | 14 | 8784 | 80 | 40 | — | 5 | 5,163 | 1,812 | 0 | 220 |
| Stratix V | 14 | 8784 | 80 | 80 | — | 5 | 8,867 | 2,918 | 0 | 169 |
BCH IP コア入門
インテル FPGA IP コアのインストールとライセンス
Intel Quartus® Prime ソフトウェアのインストールには、Intel FPGA IP ライブラリが含まれています。このライブラリは、追加のライセンスを必要とせずに、生産で使用できる多くの便利な IP コアを提供します。一部の Intel FPGA IP コアでは、生産で使用するために別途ライセンスを購入する必要があります。Intel FPGA IP 評価モードを使用すると、完全な生産 IP コア ライセンスを購入する前に、ライセンスされたこれらの Intel FPGA IP コアをシミュレーションとハードウェアで評価できます。ハードウェア テストを完了し、生産で IP を使用する準備ができたら、ライセンスされた Intel IP コアの完全な生産ライセンスを購入する必要があります。Intel Quartus Prime ソフトウェアは、デフォルトで次の場所に IP コアをインストールします。
図 1. IP コアのインストール パス
表 5. IP コアのインストール場所
| 位置 | ソフトウェア | プラットフォーム |
| :\intelFPGA_pro\quartus\ip\アルテラ | インテル Quartus Prime プロ・エディション | ウィンドウズ* |
| :\intelFPGA\quartus\ip\altera | インテル Quartus Prime スタンダード・エディション | ウィンドウズ |
| :/intelFPGA_pro/Quartus/IP/アルテラ | インテル Quartus Prime プロ・エディション | Linux * |
| :/FPGA/Quartus/IP/アルテラ間 | インテル Quartus Prime スタンダード・エディション | リナックス |
Intel FPGA IP 評価モード
無料の Intel FPGA IP 評価モードを使用すると、購入前にライセンスされた Intel FPGA IP コアをシミュレーションとハードウェアで評価できます。Intel FPGA IP 評価モードでは、追加ライセンスなしで次の評価がサポートされます。
- システム内のライセンスされた Intel FPGA IP コアの動作をシミュレートします。
- IP コアの機能、サイズ、速度を迅速かつ簡単に検証します。
- 時間制限のあるデバイス プログラミングを生成する files IP コアを含むデザインの場合。
- IP コアを使用してデバイスをプログラムし、ハードウェアでデザインを検証します。
インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
- その他の名前およびブランドは、他者の財産として主張される場合があります。
インテル FPGA IP 評価モードは、次の操作モードをサポートしています。
- 繋がれた—ライセンスされたIntel FPGA IPを含むデザインを、ボードとホストコンピューター間の接続により無期限に実行できます。テザーモードでは、シリアルジョイントテストアクショングループ（JTAG) J 間に接続されたケーブルTAG ボード上のポートと、ハードウェア評価期間中に インテル Quartus Prime Programmer を実行しているホスト コンピューター。 Programmer には、 インテル Quartus Prime ソフトウェアの最小限のインストールのみが必要であり、 インテル Quartus Prime ライセンスは必要ありません。 ホスト コンピュータは、J 経由で定期的な信号をデバイスに送信することにより、評価時間を制御します。TAG ポート。 デザイン内のすべてのライセンス済み IP コアがテザー モードをサポートしている場合、評価時間は IP コアの評価が期限切れになるまで続きます。 すべての IP コアが無制限の評価時間をサポートしている場合、デバイスはタイムアウトしません。
- 縛られない—ライセンスされた IP を含むデザインを限られた時間実行できます。デバイスが Intel Quartus Prime ソフトウェアを実行しているホスト コンピューターから切断されると、IP コアはアンテザー モードに戻ります。デザイン内の他のライセンスされた IP コアがテザー モードをサポートしていない場合も、IP コアはアンテザー モードに戻ります。
デザイン内のライセンスされたインテル FPGA IP の評価期限が切れると、デザインは機能を停止します。 デザイン内のいずれかの IP コアがタイムアウトすると、Intel FPGA IP Evaluation Mode を使用するすべての IP コアが同時にタイムアウトします。 評価期限が切れたら、ハードウェア検証を続行する前に FPGA デバイスを再プログラムする必要があります。 プロダクション用に IP コアの使用を拡張するには、IP コアのフル プロダクション ライセンスを購入してください。
無制限のデバイス プログラミングを生成する前に、ライセンスを購入し、完全な製品ライセンス キーを生成する必要があります。 file. インテル FPGA IP 評価モード中、コンパイラーは時間制限のあるデバイス・プログラミングのみを生成します file ( _time_limited.sof) は制限時間で失効します。
図2. Intel FPGA IP評価モードフロー
注記：
パラメーター化の手順と実装の詳細については、各 IP コアのユーザー ガイドを参照してください。
インテルは、IPコアをシートごとに永久的にライセンスします。ライセンス料金には、初年度のメンテナンスとサポートが含まれます。初年度以降もアップデート、バグ修正、テクニカルサポートを受けるには、メンテナンス契約を更新する必要があります。プログラミングを生成する前に、プロダクションライセンスを必要とするインテルFPGA IPコアの完全なプロダクションライセンスを購入する必要があります。 file時間無制限でご利用いただけます。 インテル FPGA IP 評価モード中、コンパイラーは時間制限のあるデバイス・プログラミングのみを生成します file （ _time_limited.sof) は、期限が切れると無効になります。製品版ライセンス キーを取得するには、セルフサービス ライセンス センターにアクセスするか、お近くの Intel FPGA 担当者にお問い合わせください。
インテル FPGA ソフトウェア・ライセンス契約は、ライセンス付与された IP コア、 インテル Quartus Prime デザイン・ソフトウェア、およびすべてのライセンス付与されていない IP コアのインストールと使用を管理します。
- Intel Quartus Prime ライセンス サイト
- インテル FPGA ソフトウェアのインストールとライセンス
BCH IP コア Intel FPGA IP 評価モードのタイムアウト動作
最も制限の厳しい評価時間に達すると、デバイス内のすべての IP コアが同時にタイムアウトします。デザインに複数の IP コアがある場合、他の IP コアのタイムアウト動作によって、特定の IP コアのタイムアウト動作がマスクされることがあります。IP コアの場合、アンテザー タイムアウトは 1 時間、テザー タイムアウト値は無期限です。ハードウェア評価時間が経過すると、デザインは動作を停止します。Quartus Prime ソフトウェアは、Intel FPGA IP 評価モードを使用します。 Fileインテル FPGA IP 評価モード評価プログラムの使用を識別するために、プロジェクトディレクトリに .ocp ファイルを追加してください。この機能を有効にした後は、これらのファイルを削除しないでください。 file評価時間が終了すると、データ出力ポートdata_outは低くなります。
関連情報
AN320: OpenCore Plus メガファンクションの評価
カタログおよびパラメータ エディタ
IP カタログには、プロジェクトで使用可能な IP コアが表示されます。 IP カタログの次の機能を使用して、IP コアを見つけてカスタマイズします。
- IP カタログをフィルタリングして、アクティブなデバイス ファミリの IP を表示するか、すべてのデバイス ファミリの IP を表示します。 プロジェクトを開いていない場合は、IP カタログでデバイス ファミリを選択します。
- [検索] フィールドに入力して、IP カタログ内の IP コアの名前の全部または一部を検索します。
- IP カタログで IP コア名を右クリックすると、サポートされているデバイスの詳細が表示され、IP コアのインストール フォルダーが開き、IP ドキュメントへのリンクが表示されます。
- クリック 検索する パートナーIPは、 web.
- パラメーター エディターで、IP バリエーション名、オプションのポート、および出力を指定するよう求められます。 file 生成オプション。 パラメーター・エディターはトップレベルの インテル Quartus Prime IP を生成します file (.ip) は、Intel Quartus Prime Pro Edition プロジェクトの IP バリエーション用です。
- パラメータエディタはトップレベルのQuartus IPを生成する file (.qip) インテル Quartus Prime スタンダード・エディション プロジェクトの IP バリエーション。 これらは fileはプロジェクト内の IP バリエーションを表し、パラメータ化情報を格納します。
図 3. IP パラメーター・エディター (インテル Quartus Prime プロ・エディション)
図 4. IP パラメーター・エディター (インテル Quartus Prime スタンダード・エディション)
IP コアの生成 (Intel Quartus Prime Pro Edition)
インテル Quartus Prime パラメータ エディタでインテル FPGA IP コアを素早く構成します。IP カタログ内の任意のコンポーネントをダブルクリックすると、パラメータ エディタが起動します。パラメータ エディタを使用すると、IP コアのカスタム バリエーションを定義できます。パラメータ エディタは、IP バリエーション合成とオプションのシミュレーションを生成します。 fileと
追加
.ip file プロジェクトのバリエーションを自動的に表現します。
図 5. IP パラメーター・エディター (インテル Quartus Prime プロ・エディション)
パラメータ エディタで IP コアを検索、インスタンス化、カスタマイズするには、次の手順に従います。
- インスタンス化された IP バリエーションを含める Intel Quartus Prime プロジェクト (.qpf) を作成するか開きます。
- IP カタログ ([ツール] ➤ [IP カタログ]) で、カスタマイズする IP コアの名前を見つけてダブルクリックします。特定のコンポーネントを見つけるには、IP カタログの検索ボックスにコンポーネントの名前の一部またはすべてを入力します。[新しい IP バリエーション] ウィンドウが表示されます。
- カスタムIPバリエーションのトップレベル名を指定します。IPバリエーション名やパスにスペースを含めないでください。パラメータエディタはIPバリエーション設定を file 名前.ip. [OK] をクリックします。パラメータ エディターが表示されます。
- パラメータエディタでパラメータ値を設定し、 view コンポーネントのブロック図。 下部の [Parameterization Messages] タブには、IP パラメータのエラーが表示されます。
- オプションで、IP コアにプリセット パラメータ値が提供されている場合はそれを選択します。プリセットは、特定のアプリケーションの初期パラメータ値を指定します。
- IP コア機能、ポート構成、およびデバイス固有の機能を定義するパラメーターを指定します。
- IP コアを処理するためのオプションを指定する files 他の EDA ツール。
- 注記： 特定の IP コア パラメータの詳細については、IP コアのユーザー ガイドを参照してください。
- [HDL の生成] をクリックします。 [生成] ダイアログ ボックスが表示されます。
- 出力を指定します file 生成オプションを選択し、「生成」をクリックします。合成とシミュレーション files は指定に従って生成されます。
- シミュレーション テストベンチを生成するには、生成 ➤ テストベンチ システムの生成をクリックします。 テストベンチ生成オプションを指定し、[Generate] をクリックします。
- テキスト エディターにコピー アンド ペーストできる HDL インスタンス化テンプレートを生成するには、[生成] ➤ [インスタンス化テンプレートを表示] をクリックします。
- [完了] をクリックします。 追加するように求められたら、[はい] をクリックします。 fileプロジェクトの IP バリエーションを表す .
- IP バリエーションを生成してインスタンス化したら、ポートを接続するための適切なピン割り当てを行います。
注記： 一部の IP コアは、IP コア パラメータに応じて異なる HDL 実装を生成します。これらの IP コアの基盤となる RTL には、IP コアの異なるバリエーション間でのモジュール名の衝突を防ぐ一意のハッシュ コードが含まれています。この一意のコードは、IP 生成中に同じ IP 設定とソフトウェア バージョンが与えられれば一貫性を保ちます。この一意のコードは、IP コアのパラメータを編集したり、IP コアのバージョンをアップグレードしたりすると変更される可能性があります。シミュレーション環境でこれらの一意のコードに依存しないようにするには、「複合シミュレータ セットアップ スクリプトの生成」を参照してください。
IP コア生成出力 (インテル Quartus Prime プロ・エディション)
インテル Quartus Prime ソフトウェアは、以下の出力を生成します file Platform Designer システムの一部ではない個々の IP コアの構造。
図 6. 個々の IP コアの生成出力 (インテル Quartus Prime プロ・エディション)
- IP コアのバリエーションでサポートされ、有効になっている場合。
表 6. 出力 Fileインテル FPGA IP ジェネレーションの
| File 名前 | 説明 |
| <あなたのIP>.ip | トップレベルの IP バリエーション file これには、プロジェクト内の IP コアのパラメーター化が含まれています。 IP バリエーションがプラットフォーム デザイナー システムの一部である場合、パラメーター エディターは .qsys ファイルも生成します。 file. |
| <あなたのIP>.cmp | VHDL コンポーネント宣言 (.cmp) file テキストです file VHDL デザインで使用するローカル ジェネリックおよびポート定義を含む files. |
| <あなたのIP>_generation.rpt | IP または Platform Designer の生成ログ file. IP 生成中のメッセージの要約を表示します。 |
| 続き… | |
| File 名前 | 説明 |
| <あなたのIP>.qgsimc (プラットフォーム デザイナー システムのみ) | シミュレーションのキャッシング file .qsys と .ip を比較する filePlatform Designer システムと IP コアの現在のパラメータ設定と比較します。この比較により、Platform Designer が HDL の再生成をスキップできるかどうかが決まります。 |
| <あなたのIP>.qgsynth (プラットフォーム デザイナー システムのみ) | 合成キャッシング file .qsys と .ip を比較する filePlatform Designer システムと IP コアの現在のパラメータ設定と比較します。この比較により、Platform Designer が HDL の再生成をスキップできるかどうかが決まります。 |
| <あなたのIP>.qip | IP コンポーネントを統合およびコンパイルするためのすべての情報が含まれています。 |
| <あなたのIP>.csv | IP コンポーネントのアップグレード ステータスに関する情報が含まれます。 |
| .bsf | ブロック図で使用するための IP バリエーションの記号表現 Files (.bdf)。 |
| <あなたのIP>.spd | 入力 file これは、ip-make-simscript がシミュレーション スクリプトを生成するために必要です。 .spd file のリストが含まれています fileシミュレーション用に生成する s と、初期化するメモリに関する情報。 |
| <あなたのIP>.ppf | ピンプランナー File (.ppf) には、Pin Planner で使用するために作成した IP コンポーネントのポートとノードの割り当てが保存されます。 |
| <あなたのIP>_bb.v | Verilog BlackBox (_bb.v) を使用する file ブラック ボックスとして使用するための空のモジュール宣言として。 |
| <あなたのIP>_inst.v または _inst.vhd | HDLexampファイル インスタンス化テンプレート。 この内容をコピペして file あなたのHDLに file IP バリエーションをインスタンス化します。 |
| <あなたのIP>.regmap | IP にレジスター情報が含まれている場合、 インテル Quartus Prime ソフトウェアは .regmap を生成します。 file. .regmap file マスターおよびスレーブ インターフェイスのレジスタ マップ情報について説明します。 これ file 補完する
.sopcinfo file システムに関するより詳細な登録情報を提供することによって。 これ file レジスタ表示を有効にします viewシステム コンソールでユーザーがカスタマイズ可能な統計情報を表示します。 |
| <あなたのIP>.svd | HPS システム デバッグ ツールを許可します。 view Platform Designer システム内の HPS に接続するペリフェラルのレジスタ マップ。
合成中、 インテル Quartus Prime ソフトウェアは .svd を保存します。 file.sof内のシステムコンソールマスターに表示されるスレーブインターフェース用 file デバッグ セッションで、システム コンソールはこのセクションを読み取り、Platform Designer はレジスタ マップ情報を照会します。システム スレーブの場合、Platform Designer は名前でレジスタにアクセスします。 |
| <あなたのIP>.vあなたのIP>.vhd | ＨＤＬ file合成またはシミュレーションのために各サブモジュールまたは子 IP コアをインスタンス化する s。 |
| メンター/ | ModelSim シミュレーションをセットアップして実行するための msim_setup.TCL スクリプトが含まれています。 |
| アルデック/ | Riviera*-PRO スクリプト rivierapro_setup が含まれています。シミュレーションをセットアップして実行するための TCL。 |
| /synopsys/vcs
/synopsys/vcsmx |
VCS* シミュレーションをセットアップして実行するためのシェルスクリプト vcs_setup.sh が含まれています。
シェル スクリプト vcsmx_setup.sh および synopsys_sim.setup が含まれています file VCS MX* シミュレーションをセットアップして実行します。 |
| /ケイデンス | シェル スクリプト ncsim_setup.sh およびその他のセットアップが含まれています files NCSIM シミュレーションをセットアップして実行します。 |
| /サブモジュール | HDLを含む files IP コア サブモジュールの場合。 |
| <IP サブモジュール>/ | Platform Designer は、Platform Designer が生成する各 IP サブモジュール ディレクトリに対して、/synth および /sim サブディレクトリを生成します。 |
Intel FPGA IP コアのシミュレーション
Intel Quartus Primeソフトウェアは、特定のEDAシミュレータでのIPコアRTLシミュレーションをサポートしています。IP生成によりシミュレーションが作成されます。 files、機能シミュレーション モデル、任意のテストベンチ (または exampファイル デザイン)、および各 IP コアのベンダー固有のシミュレーター セットアップ スクリプト。 機能シミュレーション モデルと任意のテストベンチまたは ex を使用ampシミュレーション用のファイル設計。 IP 生成の出力には、テストベンチをコンパイルして実行するためのスクリプトも含まれる場合があります。 スクリプトには、IP コアをシミュレートするために必要なすべてのモデルまたはライブラリが一覧表示されます。
Intel Quartus Prime ソフトウェアは、多くのシミュレーターとの統合を提供し、独自のスクリプト シミュレーション フローやカスタム シミュレーション フローを含む複数のシミュレーション フローをサポートします。 どちらのフローを選択した場合でも、IP コア シミュレーションには次の手順が含まれます。
- シミュレーション モデル、テストベンチ (または example design)、およびシミュレータ セットアップ スクリプト files.
- シミュレータ環境とシミュレーション スクリプトを設定します。
- シミュレーション モデル ライブラリをコンパイルします。
- シミュレーターを実行します。
DSP Builder for Intel FPGA 設計フロー
DSP Builder for Intel FPGA は、アルゴリズムに適した開発環境で DSP 設計のハードウェア表現を作成できるようにすることで、デジタル信号処理 (DSP) 設計サイクルを短縮します。
この IP コアは、DSP Builder for Intel FPGA をサポートしています。IP コアのバリエーションを含む DSP Builder for Intel FPGA モデルを作成する場合は、DSP Builder for Intel FPGA フローを使用します。デザインで手動でインスタンス化できる IP コアのバリエーションを作成する場合は、IP カタログを使用します。
関連情報
DSP Builder for Intel FPGA ハンドブックの「MegaCore 関数の使用」の章。
BCH IPコアの機能説明
このトピックでは、IP コアのアーキテクチャ、インターフェイス、および信号について説明します。
BCH IP コアは、エンコーダーまたはデコーダーとしてパラメータ化できます。エンコーダーはデータ パケットを受信してチェック シンボルを生成し、デコーダーはエラーを検出して修正します。
BCH IP コア エンコーダー
BCH エンコーダは、d データ ビットの入力と出力を備えた並列アーキテクチャを備えています。エンコーダは、データ シンボルを受信すると、指定されたコードワードのチェック シンボルを生成し、チェック シンボルを含む入力コードワードを出力インターフェイスに送信します。エンコーダは、チェック シンボルを生成するときに、上流コンポーネントでバックプレッシャーを使用します。
図7. エンコーダのタイミング
準備完了信号は、エンコーダが着信ストリームを受け入れることができることを示します。clk の立ち上がりエッジで、エンコーダ準備完了信号がハイの場合、data_in ポートを介して入力データ ストリームを送信し、有効な入力データを示すためにロードをハイにアサートします。完全なメッセージ ワードには X クロック信号が必要であると想定します。この入力プロセスが X-1 クロック サイクルに達すると、エンコーダ準備完了信号はローになります。次の clk の立ち上がりエッジで、エンコーダは data_in ポートからの入力を受け入れ、エンコーダは完全なメッセージ ワードを受信します。準備完了信号が再びハイに戻るまで、エンコーダは新しい入力データを受け入れません。valid_outt 信号がハイにアサートされると、出力エンコードされたコードワードは data_out ポートで有効になります。出力データが有効な最初のクロック サイクルで、sop_out は XNUMX サイクルだけハイにアサートされ、パケットの開始を示します。IP コアにはフォワード プレッシャーとバック プレッシャーがあり、ready 信号と sink_ready 信号で制御できます。クロック サイクル、つまり入力コードワードの最初と最後のクロック サイクルで、sop_in 信号と eop_in 信号を正しくアサートします。
短縮コードワード
BCH IPコアは短縮コードワードをサポートしています。短縮コードワードには、Nの最大値である2M-1よりも少ないシンボルが含まれます。ここで、Nはコードワードあたりのシンボルの総数、Mはシンボルあたりのビット数です。短縮コードワードは、コードワードの先頭にある余分なデータシンボルが0に設定された最大長コードと数学的に同等です。例：ampたとえば、(220,136) は (255,171) の短縮コードワードです。これらのコードワードは両方とも、同じ数のチェックシンボル (11) を使用します。短縮コードワードをデコーダーで使用するには、パラメーター エディターを使用してコードワードの長さを正しい値に設定します。
BCH IP コア デコーダー
デコーダーは、エンコードされたコードワードを受信すると、チェック シンボルを使用してエラーを検出し、訂正します。受信したエンコードされたコードワードは、チャネルのノイズにより、元のコードワードと異なる場合があります。デコーダーは、いくつかの多項式を使用してエラーを検出し、エラーの位置とエラー値を特定します。デコーダーは、エラーの位置と値を取得すると、コードワード内のエラーを訂正し、コードワードを出力に送信します。e<=t の場合、IP コアはエラーを訂正できます。e > t の場合、予期しない結果が発生します。
図8. デコーダのタイミング
コードワードは、load 信号と sop_in 信号をアサートすると開始します。デコーダーは、data_in のデータを有効なデータとして受け入れます。コードワードは、eop_in 信号をアサートすると終了します。1 チャネル コードワードの場合、sop_in 信号と eop_in 信号を XNUMX クロック サイクルアサートします。デコーダーが ready 信号をデアサートすると、ready 信号を再度アサートするまで、デコーダーはそれ以上データを処理できません。出力では、操作は同じです。デコーダーが valid_out 信号と sop_out 信号をアサートすると、デコーダーは data_out に有効なデータを提供します。デコーダーは、sop_out 信号と eop_out 信号をアサートして、コードワードの開始と終了を示します。デコーダーは、コードワード内のエラーを自動的に検出して修正し、修正不可能なコードワードに遭遇すると、number_of_errors 信号をアサートします。デコーダーは、チェック シンボルを含む完全なコードワードを出力します。チェック シンボルは削除する必要があります。ready 信号は、デコーダーが着信ストリームを受け入れることができることを示します。 clk の立ち上がりエッジで、エンコーダー準備完了信号がハイの場合、data_in 経由で入力データ ストリームを送信し、ロードをハイにアサートして有効な入力データを示します。valid_out がハイにアサートされると、出力デコード ワードは data_out ポートで有効になります。number_of_errors は、IP コアが検出したエラーの数を示します。出力データが有効な最初のクロック サイクルで、sop_out は XNUMX サイクルだけハイにアサートされ、出力パケットの開始を示します。IP コアにはフォワード プレッシャーとバック プレッシャーがあり、ready 信号と sink_ready 信号で制御します。クロック サイクル、つまり入力コードワードの最初と最後のクロック サイクルで、sop_in 信号と eop_in 信号を正しくアサートします。
CH IPコアパラメータ
表 7. パラメータ
| パラメータ | 法的価値 | デフォルト値 | 説明 |
| BCHモジュール | エンコーダまたはデコーダ | エンコーダ | エンコーダーまたはデコーダーを指定します。 |
| シンボルあたりのビット数 (m) | 3 ～ 14 (エンコーダー) または 6 ～ 14 (デコーダー) | 14 | シンボルあたりのビット数を指定します。 |
| コードワード長 (n) | パリティビット+1:2m-1 | 8,784 | コードワードの長さを指定します。デコーダーは6.5の場合、クロックサイクルごとに新しいシンボルを受け入れます。R < N. もし N>=6.5R
+1、デコーダーは継続的な動作を示します。 |
| 誤り訂正能力（t） | 範囲は以下から派生 mデコーダーの場合、ウィザードは範囲を 8 ～ 127 に制限します。 | 40 | 修正するビット数を指定します。 |
| パリティビット | – | 560 | コードワード内のパリティ ビットの数を表示します。ウィザードは t からこのパラメータを取得します。 |
| メッセージ長 (k) | – | 8,224 | コードワード内のメッセージ ビットの数を表示します。ウィザードは、このパラメータを t と n から導出します。 |
| 原始多項式 | – | 17,475 | m の選択から導出される原始多項式を示します。 |
| 並列入力データ幅 | エンコーダー: 1 から min(parity_bits, k-1)。デコーダー:
• d < フロア(n*3/14) • d < floor(n/ floor[2*log2(2*t)]) |
20 | クロックサイクルごとに入力するビット数。 |
BCH IP コアのインターフェースと信号
表8. クロック信号とリセット信号
| 名前 | Avalon-STタイプ | 方向 | 説明 |
| クロック | クロック | 入力 | メイン システム クロック。IP コア全体は CLK の立ち上がりエッジで動作します。 |
| リセット | リセット_n | 入力 | アサートされるとシステム全体をリセットするアクティブ LOW 信号。 この信号は非同期でアサートできます。
ただし、clk_clk 信号に同期してデアサートする必要があります。IP コアがリセットから回復したら、受信するデータが完全なパケットであることを確認してください。 |
表9. Avalon-STの入力および出力インターフェース信号
| 名前 | Avalon-STタイプ | 方向 | 説明 |
| 準備ができて | 準備ができて | 出力 | シンクがデータを受け入れる準備ができていることを示すデータ転送準備完了信号。シンク インターフェイスは準備完了信号を駆動して、インターフェイス全体のデータ フローを制御します。シンク インターフェイスは、現在の clk の立ち上がりエッジでデータ インターフェイス信号をキャプチャします。 |
| データ入力[] | データ | 入力 | 各コードワードのデータ入力はシンボルごとに行われます。in_valid 信号をアサートした場合にのみ有効です。 |
| データ出力 | データ | 出力 | IP コアが out_valid 信号をアサートするときにデコードされた出力が含まれます。 修正された記号は、入力された順序と同じです。 |
| eop_in | 終了 | 入力 | パケット（コードワード）信号の終了。 |
| eop_out | 終了 | 出力 | パケット終了 (コードワード) 信号。この信号は、data_in[] バス上のパケット境界を示します。IP コアがこの信号をハイに駆動すると、パケット終了が data_in[] バス上に存在することを示します。IP コアは、すべてのパケットの最後の転送でこの信号をアサートします。 |
| エラー | エラー | 入力 | エラー信号。入力データ シンボルがエラーであるかどうか、およびデコーダーがそれを消去として考慮できるかどうかを指定します。消去をサポートするデコーダーのみ。 |
| 負荷 | 有効 | 入力 | データ信号の有効性を示すデータ有効信号。 in_valid 信号をアサートすると、Avalon-ST データ インターフェイス信号が有効になります。 in_valid 信号をディアサートすると、Avalon-ST データ インターフェイス信号は無効になり、無視する必要があります。 データが利用可能な場合はいつでも、in_valid 信号をアサートできます。 ただし、IP コアが in_ready 信号をアサートする場合、シンクはソースからのデータのみをキャプチャします。 |
| エラー数 | エラー | 出力 | エラーの数を示します (デコーダーのみ)。IP コアが eop_out をアサートする場合に有効です。 |
| ソップイン | ソップ | 入力 | パケット（コードワード）信号の開始。 |
| ソップアウト | ソップ | 出力 | パケットの開始 (コードワード) 信号。この信号は、data_in[] バス上のコードワード境界を示します。IP コアがこの信号をハイに駆動すると、パケットの開始が data_in[] バス上に存在することを示します。IP コアは、すべてのコードワードの最初の転送時にこの信号をアサートします。 |
| シンク_準備完了 | 準備ができて | 入力 | ダウンストリーム モジュールがデータを受け入れる準備ができていることを示すデータ転送準備完了信号。ソースは、sink_ready 信号をアサートすると新しいデータ (使用可能な場合) を提供し、sink_ready 信号をデアサートすると新しいデータの提供を停止します。ソースが新しいデータを提供できない場合は、有効なデータ インターフェイス信号を駆動する準備ができるまで、1 クロック サイクル以上 valid_out をデアサートします。 |
| 有効期間 | 有効 | 出力 | データ有効信号。IP コアは、有効な出力が data_out にあるときは常に valid_out 信号をハイにアサートします。IP コアは、 data_out に有効な出力がない場合には信号をデアサートします。 |
Qsys 内で生成された IP コアの場合、すべての信号は Avalon-ST インターフェイスにあります。エンコーダーの場合:
- 入力： in[0からdata_inのデータ幅]
- 出力： out[0からdata_outのデータ幅]。
デコーダーの場合:
- 入力: in[0からdata_inのデータ幅]
- 出力: out [0 からデータ幅 + number_errors | data_out]
DSP IP コアの Avalon-ST インターフェイス
Avalon-ST インターフェイスは、ソース インターフェイスからシンク インターフェイスへのデータ転送のための標準的で柔軟なモジュラー プロトコルを定義します。
入力インターフェイスは Avalon-ST シンクで、出力インターフェイスは Avalon-ST ソースです。 Avalon-ST インターフェイスは、複数のチャネルにわたってインターリーブされたパケットによるパケット転送をサポートします。
Avalon-ST インターフェイス信号は、チャネルやパケット境界を意識することなく、単一のデータ ストリームをサポートする従来のストリーミング インターフェイスを記述できます。このようなインターフェイスには通常、データ、準備完了、および有効な信号が含まれます。Avalon-ST インターフェイスは、複数のチャネルにパケットがインターリーブされたバースト転送やパケット転送のより複雑なプロトコルもサポートできます。Avalon-ST インターフェイスは本質的にマルチチャネル設計を同期するため、複雑な制御ロジックを実装しなくても、効率的な時間多重化実装を実現できます。
Avalon-ST インターフェイスはバックプレッシャをサポートしています。バックプレッシャは、シンクがソースに信号を送ってデータの送信を停止できるフロー制御メカニズムです。 シンクは通常、FIFO バッファーがいっぱいになったとき、または出力で輻輳が発生したときに、バックプレッシャーを使用してデータの流れを停止します。
関連情報
Avalon インターフェース仕様
ドキュメントの改訂履歴
BCH IP コア ユーザー ガイドの改訂履歴。
| 日付 | バージョン | 変更点 |
| 2017.11.06 | 17.1 | • Intel Cyclone 10デバイスのサポートを追加
• エンコーダーとデコーダーの説明における信号名を修正しました。 |
| 2017.02.14 | 16.1 | • 製品 ID とベンダー ID を削除しました。
• 修正済み 誤り訂正能力（t） 最大値は127 |
| 2015.10.01 | 15.1 | 製品IDと注文コードを追加しました。 |
| 2015.05.01 | 15.0 | 初回リリース |
インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
- その他の名前およびブランドは、他者の財産として主張される場合があります。
A. BCH IP コア ドキュメント アーカイブ
表に IP コア バージョンが記載されていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| IP コア バージョン | ユーザーガイド |
| 16.1 | BCH IP コア ユーザー ガイド |
| 15.1 | BCH IP コア ユーザー ガイド |
ドキュメント / リソース
 |
インテル BCH IP コア [pdf] ユーザーガイド BCH IP コア、BCH IP、コア |
