intel AN 951 Stratix 10 IO 制限 FPGA 設計ガイドライン

導入

このドキュメントでは、注文部品番号 (OPN) の末尾が -NL である Intel® Stratix® 10 I/O Limited (IOL) FPGA に固有の設計ガイドラインを示します。I/O Limited FPGA は、片道の総帯域幅が ≤499 Gbps、GPIO 使用率が ≤700 I/O ピンになるようにトランシーバーの使用を制限します。輸出規制により、トランシーバーと I/O 使用率がこれらの制限を超える FPGA の使用が制限されている場合、これらのデバイスがお客様にとって有用である場合があります。特に指定がない限り、Intel Stratix 10 I/O Limited FPGA は、標準の Intel Stratix 10 FPGA と同じように動作します。このドキュメントは、Intel Quartus® Prime ソフトウェア バージョン 21.1 に基づいています。

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Intel Stratix 10 I/O Limited (IOL) FPGA は、末尾に -NL が付く注文部品番号 (OPN) で指定されます。
Intel Quartus Prime ソフトウェアには、GPIO、LVDS、およびトランシーバーの使用を制限するために Intel Stratix 10 IOL FPGA に制限があります。
次の表は、Intel Stratix 10 IOL FPGA および Intel Stratix 10 標準 OPN FPGA の機能サポートを示しています。

表1. Intel Stratix 10 I/O 制限デバイスと Intel Stratix 10 標準デバイスの機能比較:

特徴	パラメータ	標準デバイス	I/O制限デバイス
構成	スキーム	機能やパフォーマンスに違いなく、すべてのスキームをサポートします。
	プログラミング file 互換性	(1)	(1)
GPIO と LVDS	最大I/Oピン数使用率（2) (3)	>700ピン（4)	≤700ピン
トランシーバー	最大帯域幅使用率（5)	>499Gbps	≤499Gbps
	動的再構成	はい	はい （6)
注記： 1.を参照してください デバイス構成ガイドライン 詳細についてはトピックをご覧ください。 2. GPIO および LVDS ピン数は、Intel Quartus Prime ソフトウェアの IOL 制限により 700 ピンに制限されます。LVDS ピン数はペアあたり 2 ピンです。 3. I/Oピン数には、汎用I/O、LVDS I/O、高電圧I/Oが含まれます。tage I/O。 4. 利用可能な最大 I/O ピン数は、デバイス パッケージの選択によって異なります。 5. Intel Quartus Primeソフトウェアの帯域幅計算の詳細については、 トランシーバー帯域幅 計算 トピック。 6. ダイナミック・リコンフィグレーションを有効にすると、インテルQuartus PrimeソフトウェアのIOL制限に従ってトランシーバーの最大帯域幅が減少します。 動的再構成ステータス セクションの トランシーバー帯域幅の計算 詳細についてはトピックを参照してください。

利用可能なデバイスオプションと注文部品番号
このトピックでは、使用可能なデバイス オプションとそれに対応する注文コード間のマッピングを示し、I/O 制限 (IOL) 注文コードと標準注文コードの比較を示します。

図1.Sampオプションの NL サフィックスを持つ Intel Stratix 10 FPGA の注文コードと利用可能なオプション

次の表は、Intel Stratix 10 IOL FPGA の注文部品番号 (OPN) と、それに相当する Intel Stratix 10 標準デバイス OPN を示しています。この表に記載されていないデバイスの注文については、Intel の担当者にお問い合わせください。
表2. Intel Stratix 10 I/O Limited (IOL) FPGA OPN および同等の標準 FPGA OPN

変異体	標準FPGA OPN	I/O 制限 FPGA OPN
GX	1SG040HH2F35I2VG	1SG040HH2F35I2VGNL
	1SG065HH2F35I2LG	1SG065HH2F35I2LGNL
	1SG110HN2F43E2VG	1SG110HN2F43E2VGNL
	1SG110HN2F43I2VG	1SG110HN2F43I2VGNL
	1SG166HN2F43I2VG	1SG166HN2F43I2VGNL
	1SG280LN2F43I2LG	1SG280LN2F43I2LGNL
	1SG280HN2F43I2VG	1SG280HN2F43I2VGNL
	1SG280HN2F43I2LG	1SG280HN2F43I2LGNL
TX	1ST040EH2F35I2LG	1ST040EH2F35I2LGNL
	1ST110EN2F43I2VG	1ST110EN2F43I2VGNL
	1ST110EN2F43I2LG	1ST110EN2F43I2LGNL
DX	1SD110PJ2F43E2VG	1SD110PJ2F43E2VGNL

Intel Quartus Prime ソフトウェア ガイドライン

Intel Stratix 21.1 I/O Limited (IOL) FPGA をターゲットとするデザインをコンパイルするには、Intel Quartus Prime Pro Edition ソフトウェア バージョン 10 以降を使用する必要があります。
次のトピックでは、Intel Stratix 10 標準 OPN FPGA と Intel Stratix 10 IOL FPGA 間での Intel Quartus Prime デザインの移行、および Intel Quartus Prime ソフトウェア パッチの互換性に関するガイダンスを提供します。

設計移行
標準の Intel Stratix 10 FPGA と Intel Stratix 10 I/O Limited (IOL) FPGA 間で設計を移行する方法は XNUMX つあります。
設計移行方法1: デバイスOPNを変更する

1. Intel Quartus Prime ソフトウェアで、「割り当て」➤「デバイス」をクリックし、対象のデバイスを選択します。
2. 必要に応じて、位置とピンの割り当てを柔軟に変更することができます。プロンプトが表示されたら、「はい」をクリックして、Intel Quartus Prime ソフトウェアで位置と I/O の割り当てを削除するか、「いいえ」をクリックして既存の割り当てを維持します。

図2. 場所とI/O割り当てを削除するためのダイアログボックス

設計移行方法 2: 移行ユーザー インターフェイスを使用する
移行ユーザーインターフェースは、デバイスの互換性をチェックするのに役立ち、ピン移行からアクセスできる比較表を提供します。 View ピン プランナーでは、移行対象として選択されたデバイス間の移行結果が表示されます。

1. Intel Quartus Prime ソフトウェアで、[割り当て] ➤ [デバイス] をクリックします。
2. デバイス ウィンドウの右下にある移行デバイス ボタンをクリックします。
   図3. Exampデバイスダイアログボックスの
3. [移行デバイス] ダイアログ ボックスで、ターゲットとする互換性のある移行デバイスを選択します。
   図4. Examp移行デバイスダイアログボックスの例
4. ピンの移行 View ピン プランナーで利用でき、移行デバイス間の比較を容易にします。次の情報が提供されます。
   • ピン番号
   • 移行デバイス
   • ピンファインダー
   • 移行結果
   • ハイライトされたピンのみを表示
   • 移行の違いを表示
   • 輸出
   • 列を表示
     ピン移行を開く View ピンプランナーで、 View ➤ ピン移行ウィンドウ。ピン移行ウィンドウで選択した項目を右クリックすると、詳細情報にアクセスできます。 View.

図5. Exampピン移行の View

Intel Quartus Prime ソフトウェア パッチの互換性
標準 OPN を備えた Intel Stratix 10 FPGA 用の Intel Quartus Prime ソフトウェア パッチは、パッチでサポートが指定されていない限り、Intel Stratix 10 I/O Limited (IOL) FPGA と互換性がありません。
Intel Stratix 10 IOL FPGA 用の Intel Quartus Prime ソフトウェア パッチをリクエストするには、My Intel サポートにお問い合わせください。

関連する Intel Quartus Prime ソフトウェア エラー メッセージ
Intel Stratix 10 I/O Limited FPGA をターゲットとしたデザインをコンパイルすると、次に示すようなコンパイル エラー メッセージが表示される場合があります。

表3. 関連する Intel Quartus Prime ソフトウェア エラー メッセージ

Intel Quartus Prime ソフトウェア エラー メッセージ	参照
この設計では、最大700のユーザーIOに制限されたデバイスを使用します。現在、I/Oピン数> 使用されています！」	ピン使用率が 700 を超える場合のエラー メッセージ
現在のデバイスデバイスOPN>のデータレートは499Gbpsを超えることはできません。設計のTXデータレートはTX累積データレート>、RXデータレートはRX累積データレート>.	最大トランシーバを超える設計に関するエラー メッセージ 帯域幅

デバイスガイドライン

Intel Stratix 10 I/O Limited (IOL) FPGA は、Intel Stratix 10 標準 OPN FPGA と同じデバイス構成スキームをサポートします。次のトピックでは、Intel Stratix 10 IOL FPGA での設計コンパイルを成功させるために、GPIO、LVDS、およびトランシーバー機能を構成するためのガイドラインを示します。

デバイス構成ガイドライン
Intel Stratix 10 I/O Limited (IOL) FPGAには、不正なプログラミングのロードを防ぐためにデバイスファームウェアを制御する固有のデバイスIDがあります。 files.
プログラミング File 互換性
次の表はプログラミングを示しています file 標準 OPN デバイスと同等の IOL OPN デバイス間の互換性。同じデザインを標準 OPN デバイスと互換性のある IOL OPN デバイスの両方にターゲットとする場合は、IOL OPN のみを使用してデザインをコンパイルすることを選択できます。

表4. プログラミング File 標準 OPN を備えた Intel Stratix 10 FPGA と IOL OPN を備えた Intel Stratix 10 I/O 制限 FPGA の互換性

	Intel Stratix 10 標準デバイス	Intel Stratix 10 I/O 制限デバイス
プログラミング file I/O Limited OPNで生成	はい	はい
プログラミング file 標準OPNで生成	はい	いいえ

.SOFプログラミングからデバイスOPNを識別する方法 File
以下の手順で、特定の.SOFが file 標準 OPN を備えた Intel Stratix 10 FPGA または IOL OPN を備えた Intel Stratix 10 FPGA を対象とします。

1. Intel Quartus Prime ソフトウェアのコマンドライン インターフェイスに移動します。
2. .SOFを見つけるために作業ディレクトリを変更します file: $cdfile_ディレクトリ>
3. quartus_pfgコマンドを入力して実行します: $ quartus_pfg -ifile名前>.sof
4. 表示されたメッセージで、デバイスを検索します。 。

次の図は、examp表示される Intel Quartus Prime ソフトウェア メッセージの 10 つ。対象となる Intel Stratix XNUMX I/O Limited FPGA の部品番号は NL で終わります。

図6. Examp.SOF 内の IOL OPN を示す Intel Quartus Prime ソフトウェア メッセージ ファイル File

デバイスIDの詳細については、Intel Stratix 10 JのデバイスIDを参照してください。TAG 境界スキャン テスト ユーザー ガイド。
関連情報
インテル Stratix 10JTAG 境界スキャンテスト ユーザーガイド

GPIO と LVDS ガイドライン
次のトピックでは、入出力 (I/O) リソースの比較と設計移行のガイドラインを示します。

標準 OPN と IOL OPN デバイスの I/O リソースの比較
次の表は、Intel Stratix 10 標準 OPN と Intel Stratix 10 I/O Limited (IOL) OPN FPGA を比較したものです。

表5. Intel Stratix 10 標準 OPN と I/O 制限 OPN FPGA の類似点と相違点

アイテム	類似点	違い
I/O機能	I/O 機能は同一です。(1)	なし
ピン機能	Intel Stratix 10デバイスのピン配置に記載されている電源ピンと構成ピンを含むすべてのピン機能 fileは同一です。(2)	なし
I/O 使用率制限	F35 および F43 パッケージの場合、どちらも I/O ピンが 700 個未満であるため、標準 OPN デバイスと IOL OPN デバイスの合計 I/O 数使用制限は同じです。	F50、F55、F74パッケージの場合（3) IOL OPNの合計I/O使用率は最大700ピンに制限されます。700のI/Oピンは、ピン配置に記載されている任意のピンの組み合わせにすることができます。 file標準OPNデバイスで700ピン以上を使用する設計の場合、合計I/O数は IOLデバイスに適合するには≤700が必要です。
注記： 1.を参照してください インテル Stratix 10 汎用 I/O ユーザーガイド Intel Stratix 10 の I/O 機能の詳細については、こちらをご覧ください。 2. 参照 インテル® ストラティクス® 10 デバイスのピン配置 Files. 3. F10、F50、F55 パッケージ オプションを備えた Intel Stratix 74 IOL FPGA は現在入手できません。詳細については、Intel の担当者にお問い合わせください。

設計移行
設計を I/O 使用率の高いものから低いものに移行する場合は、デバイスの総電力とピン接続の変更を評価する必要があります。

デバイスの総消費電力
デバイスの消費電力は、設計における I/O 使用率に依存します。設計を標準 OPN デバイスから I/O 制限 (IOL) OPN デバイスに移行した後に I/O 使用率が変化した場合は、Intel Quartus Prime Power Analyzer または Intel FPGA Power and Thermal Calculator を使用して消費電力を評価し、正確な電力見積もりを実現する必要があります。
関連情報については、以下を参照してください。

• Intel® FPGA 電力および熱計算ツール ユーザーガイド
• インテル® Quartus® Prime プロ・エディション ユーザーガイド – 電力解析と最適化

未使用ピンのピン接続
標準 OPN デバイスから IOL OPN デバイスに設計を移行した後に未使用の I/O ピンがある場合は、Intel Quartus Prime ソフトウェアで定義されているように未使用のピンを接続する必要があります。次の手順でこのプロセスを説明します。

1. Intel Quartus Prime ソフトウェアのプロジェクト ナビゲーターで、OPN を右クリックし、[デバイス] をクリックします。
   図7. デバイスダイアログボックスを開く
2. [デバイス] ダイアログ ボックスで、[デバイスとピンのオプション] ボタンをクリックします。
   図8. デバイス ダイアログ ボックスのデバイスとピンのオプション ボタン
3. [デバイスとピンのオプション] ダイアログ ボックスの左側にあるカテゴリ ツリーの [未使用のピン] タブに移動します。[未使用のピンをすべて予約] セクションのドロップダウン リストから、希望する設定を選択します。
   図9. デバイスとピンのオプションダイアログボックス

ピン使用率が 700 を超える場合のエラー メッセージ
700 個を超える I/O ピンを持つパッケージでデザインの I/O 使用率が 700 ピンを超える場合、Intel Quartus Prime ソフトウェアはコンパイル中にエラー メッセージを発行します。
エラーメッセージ： この設計では、最大 700 個のユーザー IO に制限されたデバイスを使用します。現在、使用されています。

トランシーバーガイドライン
Intel Stratix 10 I/O Limited (IOL) FPGA には、設計内で使用されるすべてのトランシーバー チャネルにわたって、それぞれの TX 累積データ レートと RX 累積データ レートの最大トランシーバー帯域幅を 499 Gbps に設定する追加の Intel Quartus Prime Fitter 配置制限があります。それぞれの L/H/E/P タイル トランシーバー ユーザー ガイドおよび AN 778 の配置ガイドラインは、標準 Intel Stratix 10 と IOL Intel Stratix 10 FPGA の両方に適用されます。
関連情報については、以下を参照してください。

• L- および H タイル トランシーバー PHY ユーザー ガイド
• Eタイル トランシーバー PHY ユーザーガイド
  PCI Express 設計向け Intel FPGA P タイル Avalon ストリーミング IP Exampユーザーガイド
• Pタイル Avalon® メモリーマップド Intel® FPGA IP for PCI Express* ユーザーガイド
• AN778: Intel® Stratix® 10 L-タイル/H-タイル トランシーバーの使用

トランシーバー帯域幅の計算
設計の TX 累積データ レートと RX 累積データ レートに適用される各チャネルのトランシーバー データ レートは、信号変調モードと動的再構成ステータスの 2 つのネイティブ PHY IP 構成の影響を受けます。

信号変調モード
デフォルトでは、ネイティブPHY IPは、非ゼロ復帰（NRZ）変調を適用します。
パルスを選択しない限り、電気信号はAmpETile の 4 レベル変調 (PAM4)。
L タイルおよび H タイルは、電気信号のみに NRZ 変調を使用します。チャネルが NRZ を使用する場合、データ レート値は 4 つのチャネルとしてカウントされます。ただし、リンクが PAMXNUMX を使用する場合、XNUMX つの物理チャネルを使用すると、データ レート値は XNUMX つのチャネルとしてカウントされます。
ExampNRZ を使用した 10 Gbps のチャネル 56 つと PAM4 シグナリングを使用した XNUMX Gbps のリンク XNUMX つを備えた使用モデルの計算例:
帯域幅 = (10Gbps x 1 チャネル) + (56Gbps x 2 チャネル) = 122Gbps

動的再構成ステータス
L タイル、H タイル、および E タイルのデバイスの場合、インテル Quartus Prime ソフトウェアが TX および RX データ レートに使用するデータ レートは、トランシーバーのダイナミック リコンフィグレーション機能のステータスによって決まります。ダイナミック リコンフィグレーションを有効にしていない場合、データ レートはネイティブ PHY IP で設定されたデータ レート属性によって定義されます。ダイナミック リコンフィグレーションを有効にしている場合、データ レートは L タイル、H タイル、または E タイルの最速トランシーバー仕様ごとにチャネルの最大データ レートによって定義されます。
トランシーバーの帯域幅は、次の定義に従ってさらに削減されます。

• L-Tile デバイスの場合、L-Tile にはトランシーバー スピード グレード 2 がないため、Intel Quartus Prime ソフトウェアはトランシーバー スピード グレード 1 でチャネルの最大データ レートを適用します。
• H タイルおよび E タイルのデバイスの場合、I/O 制限 (IOL) OPN トランシーバーの速度グレードが 1 であっても、Intel Quartus Prime ソフトウェアはトランシーバーの速度グレード 2 でチャネルの最大データ レートを適用します。

次の表は、ampL タイル、H タイル、または E タイルのデバイス内のすべてのチャネルで 10 Gbps を使用するファイル。

表6. Intel Quartus Primeソフトウェアのチャネルあたりの有効データレートExを使用したトランシーバー帯域幅の計算amp10GbpsネイティブPHY IPの

動的再構成ステータス
無効にする				有効にする
チャンネルの場所	チャネルあたりの適用データレート (Gbps)			チャンネルの場所	チャネルあたりの適用データレート (Gbps)
	L-タイル	H-タイル	Eタイル（NRZ/PAM4）		L-タイル	H-タイル	Eタイル（NRZ/PAM4）
23	10	10	10 / 20	23	17.4	17.4	28.9 / 57.4
22	10	10	10 / 20	22	26.6	28.3	28.9 / 57.4
21	10	10	10 / 20	21	26.6	28.3	28.9 / 57.4
20	10	10	10 / 20	20	17.4	17.4	28.9 / 57.4
19	10	10	10 / 20	19	26.6	28.3	28.9 / 57.4
18	10	10	10 / 20	18	26.6	28.3	28.9 / 57.4
17	10	10	10 / 20	17	17.4	17.4	28.9 / 57.4
16	10	10	10 / 20	16	26.6	28.3	28.9 / 57.4
15	10	10	10 / 20	15	26.6	28.3	28.9 / 57.4
14	10	10	10 / 20	14	17.4	17.4	28.9 / 57.4
13	10	10	10 / 20	13	26.6	28.3	28.9 / 57.4
12	10	10	10 / 20	12	26.6	28.3	28.9 / 57.4
11	10	10	10 / 20	11	17.4	17.4	28.9 / 57.4
10	10	10	10 / 20	10	26.6	28.3	28.9 / 57.4
9	10	10	10 / 20	9	26.6	28.3	28.9 / 57.4
8	10	10	10 / 20	8	17.4	17.4	28.9 / 57.4
続き…

動的再構成ステータス
無効にする				有効にする
チャンネルの場所	チャネルあたりの適用データレート (Gbps)			チャンネルの場所	チャネルあたりの適用データレート (Gbps)
	L-タイル	H-タイル	Eタイル（NRZ/PAM4）		L-タイル	H-タイル	Eタイル（NRZ/PAM4）
7	10	10	10 / 20	7	26.6	28.3	28.9 / 57.4
6	10	10	10 / 20	6	26.6	28.3	28.9 / 57.4
5	10	10	10 / 20	5	17.4	17.4	28.9 / 57.4
4	10	10	10 / 20	4	26.6	28.3	28.9 / 57.4
3	10	10	10 / 20	3	26.6	28.3	28.9 / 57.4
2	10	10	10 / 20	2	17.4	17.4	28.9 / 57.4
1	10	10	10 / 20	1	26.6	28.3	28.9 / 57.4
0	10	10	10 / 20	0	26.6	28.3	28.9 / 57.4

最大トランシーバ帯域幅を超える設計に関するエラー メッセージ
デザインが最大トランシーバー帯域幅 ≤499Gbps を超えると、インテル Quartus Prime フィッターはコンパイル中にエラーメッセージを発行します。システムは、エラーメッセージの直前にエラーに関連する情報を表示します。情報メッセージ パート 1 には、トランシーバー帯域幅の計算でフィッターによって適用されるすべての RX および TX チャネルとデータ レートがリストされ、TX および RX チャネルごとに XNUMX つのメッセージ行があります。メッセージは、チャネルがトランシーバーの動的再構成機能を有効にするかどうかを識別します。次の例ampこれらの情報メッセージの例を次に示します。

情報メッセージパート2には、トランシーバー帯域幅制限を超えているかどうかを判断するためにインテルQuartus Primeソフトウェアによって適用されるTX累積データレートとRX累積データレートがリストされています。次の例ampこれらの情報メッセージの例を次に示します。

現在の設計の TX または RX 累積データ レートが 499 Gbps を超えると、エラー メッセージが表示されます。

次の図は例を示していますamp次のデータ レートに対する Intel Quartus Prime ソフトウェアの情報メッセージとエラー メッセージの一覧です。

• TXおよびRXの累積データレートは498.998400 Gbps
• TXおよびRXの累積データレートは499.200000 Gbps
• TXおよびRXの累積データレートは1184.00000 Gbps

図10. ExampTX および RX 累積データ レートが 498.998400 Gbps、トランシーバーのダイナミック リコンフィグレーションが無効の Intel Quartus Prime ソフトウェア情報メッセージの一覧

図11. ExampTX および RX 累積データ レートが 499.200000 Gbps、トランシーバーのダイナミック リコンフィグレーションが無効の Intel Quartus Prime ソフトウェア情報およびエラー メッセージの一覧

図12. Exampインテル Quartus Prime ソフトウェアの情報とエラー メッセージの一覧 (TX および RX 累積データ レートが 1184.00000 Gbps、トランシーバーのダイナミック リコンフィグレーションが有効)

AN 951: Intel Stratix 10 I/O 制限 FPGA 設計ガイドラインのドキュメント改訂履歴

ドキュメントバージョン	インテル Quartus Prime バージョン	変更点
2021.08.24	21.1	リンクを追加しました デバイス構成ガイドライン トピック。
2021.05.06	21.1	初回リリース。

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ドキュメント / リソース

intel AN 951 Stratix 10 IO 制限 FPGA 設計ガイドライン [pdf] ユーザーガイド AN 951 Stratix 10 IO 制限 FPGA 設計ガイドライン、制限 FPGA 設計ガイドライン、IO 制限 FPGA 設計、AN 951 Stratix 10、FPGA 設計

参考文献

• ユーザーマニュアル