インテル 4G Turbo-V FPGA IP
4G Turbo-V インテル® FPGA IP について
前方誤り訂正 (FEC) チャネル コードは、通常、ワイヤレス通信システムのエネルギー効率を向上させます。 ターボ符号は、3G および 4G モバイル通信 (UMTS および LTE など) および衛星通信に適しています。 データ破壊ノイズの存在下で、帯域幅または遅延に制約のある通信リンクを介して信頼性の高い情報転送を必要とする他のアプリケーションで Turbo コードを使用できます。 4G Turbo-V Intel® FPGA IP は、vRAN のダウンリンクおよびアップリンク アクセラレータで構成され、Turbo Intel FPGA IP が含まれています。 ダウンリンク アクセラレータは、パリティ情報の形式でデータに冗長性を追加します。アップリンク アクセラレータは、冗長性を利用して妥当な数のチャネル エラーを修正します。
関連情報
- Turbo Intel FPGA IP ユーザーガイド
- 3GPP TS 36.212 バージョン 15.2.1 リリース 15
4G Turbo-V インテル FPGA IP の機能
ダウンリンク アクセラレータには以下が含まれます。
- コード ブロック巡回冗長コード (CRC) の添付
- ターボエンコーダ
- ターボ レート マッチャー:
- サブブロック インターリーバー
- ビットコレクター
- ビットセレクター
- ビット剪定機
アップリンク アクセラレータには以下が含まれます。
- サブブロック デインターリーバー
- CRC チェック付きターボ デコーダ
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
4G Turbo-V Intel FPGA IP デバイスファミリーのサポート
インテルは、インテル FPGA IP に対して次のデバイス・サポート・レベルを提供しています。
- 高度なサポート — IP は、このデバイス ファミリのシミュレーションとコンパイルに使用できます。 FPGA プログラミング file (.pof) サポートは Quartus Prime Pro Stratix 10 エディション ベータ ソフトウェアでは利用できないため、IP タイミング クロージャーは保証されません。 タイミング モデルには、初期のポスト レイアウト情報に基づく遅延の初期エンジニアリング見積もりが含まれます。 タイミング モデルは、シリコン テストによって実際のシリコンとタイミング モデルとの相関関係が改善されるため、変更される可能性があります。 この IP コアは、システム アーキテクチャとリソース使用率の調査、シミュレーション、ピン配置、システム レイテンシの評価、基本的なタイミングの評価 (パイプラインの割り当て)、および I/O 転送戦略 (データ パス幅、バースト深度、I/O 規格のトレードオフ) に使用できます。 ）。
- 暫定的なサポート - インテルは、このデバイス ファミリの暫定的なタイミング モデルを使用して IP コアを検証します。 IP コアはすべての機能要件を満たしていますが、デバイス ファミリのタイミング解析がまだ行われている可能性があります。 生産設計では注意して使用できます。
- 最終的なサポート - インテルは、このデバイス ファミリの最終的なタイミング モデルを使用して IP を検証します。 IP は、デバイス ファミリの機能要件とタイミング要件をすべて満たしています。 生産設計で使用できます。
4G Turbo-V IP デバイス ファミリーのサポート
| デバイスファミリー | サポート |
| インテル Agilex™ | 前進 |
| インテル Arria® 10 | ファイナル |
| インテル Stratix® 10 | 前進 |
| その他のデバイス ファミリ | サポートなし |
4G Turbo-V Intel FPGA IP のリリース情報
インテル FPGA IP のバージョンは、 v19.1 までの インテル Quartus® Prime Design Suite ソフトウェアのバージョンと一致します。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降、インテル FPGA IP には新しいバージョン管理スキームがあります。 インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
4G Turbo-V IP リリース情報
| アイテム | 説明 |
| バージョン | 1.0.0 |
| 発売日 | 2020年XNUMX月 |
4G Turbo-V のパフォーマンスとリソース使用率
インテルは、インテル Quartus Prime ソフトウェア v19.1 を使用してデザインをコンパイルすることにより、リソース使用率とパフォーマンスを生成しました。 プロジェクトに必要な FPGA リソース (アダプティブ ロジック モジュール (ALM) など) を早期に見積もる場合にのみ、これらの概算結果を使用してください。 ターゲット周波数は 300 MHz です。
インテル Arria 10 デバイスのダウンリンク・アクセラレーターのリソース使用率と最大周波数
| モジュール | fマックス （MHz）の | ALM | ALUT | レジスター | メモリ (ビット) | RAM ブロック (M20K) | DSP ブロック |
| ダウンリンク アクセラレータ | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC添付 | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| ターボエンコーダ | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| レートマッチャー | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| サブブロック インターリーバー | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| ビットコレクター | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| ビットセレクターとプルーナー | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
インテル Arria 10 デバイスのアップリンク・アクセラレーターのリソース使用率と最大周波数
| モジュール | fマックス （MHz）の | ALM | レジスター | メモリ (ビット) | RAM ブロック (M20K) | DSP ブロック |
| アップリンク アクセラレータ | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| サブブロック デインターリーバー | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| ターボデコーダー | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
4G Turbo-V インテル FPGA IP を使用した設計
4G Turbo-V IP ディレクトリ構造
IP インストーラーから手動で IP をインストールする必要があります。
インストール ディレクトリ構造
4G Turbo-V IP の生成
ダウンリンクまたはアップリンク アクセラレータを生成できます。 アップリンク アクセラレータの場合、ディレクトリ内の dl を ul に置き換えます。 file 名前。
- インテル Quartus Prime プロ ソフトウェアを開きます。
- 選択 File ➤ 新規プロジェクト ウィザード。
- 「次へ」をクリックします。
- プロジェクト名 dl_fec_wrapper_top を入力し、プロジェクトの場所を入力します。
- Arria 10 デバイスを選択します。
- [完了]をクリックします。
- dl_fec_wrapper_top.qpf を開きます file プロジェクト ディレクトリで使用可能 プロジェクト ウィザードが表示されます。
- [プラットフォーム デザイナー] タブで:
- dl_fec_wrapper_top.ip を作成します。 file ハードウェア tcl の使用 file.
- [Generate HDL] をクリックしてデザインを生成します。 files.
- [生成] タブで、[テスト ベンチ システムの生成] をクリックします。
- [すべて追加] をクリックして、合成を追加します。 files をプロジェクトに送信します。 の filesrc\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth にあります。
- dl_fec_wrapper_top.v を設定 file トップレベルエンティティとして。
- [コンパイルの開始] をクリックして、このプロジェクトをコンパイルします。
4G Turbo-V IP のシミュレーション
このタスクは、ダウンリンク アクセラレータをシミュレートするためのものです。 アップリンク アクセラレータをシミュレートするには、各ディレクトリの dl を ul に置き換えます。 file 名前。
- ModelSim 10.6d FPGA Edition シミュレータを開きます。
- ディレクトリを src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor に変更します。
- msim_setup.tcl で QUARTUS_INSTALL_DIR を インテル Quartus Prime ディレクトリーに変更します。 file、\sim\mentor ディレクトリにあります
- トランスクリプト ウィンドウでコマンド do load_sim.tcl コマンドを入力します。 このコマンドはライブラリを生成します fileソースをコンパイルしてシミュレートする filemsim_setup.tcl の file. テストベクトルは file\sim ディレクトリの name_update.sv。
の file名前の更新 File 構造
- 対応するテストベクター files は sim\mentor\test_vectors にあります
- Log.txt には、すべてのテスト パケットの結果が含まれています。
- ダウンリンク アクセラレータの場合、encoder_pass_file.txt には、テスト パケットとエンコーダーのすべてのインデックスの合格レポートが含まれています。file_error.txt には、テスト パケットのすべてのインデックスの失敗レポートが含まれています。
- アップリンク アクセラレータの場合、Error_file.txt には、テスト パケットのすべてのインデックスの失敗レポートが含まれています。
4G Turbo-V インテル FPGA IP 機能の説明
4G Turbo-V Intel FPGA IP は、ダウンリンク アクセラレータとアップリンク アクセラレータで構成されています。
- 4G Turbo-V アーキテクチャ (9 ページ)
- 4G Turbo-V の信号とインターフェース (11 ページ)
- 4 ページの 15G Turbo-V タイミング図
- 4G Turbo-V のレイテンシーとスループット (18 ページ)
4G ターボ V アーキテクチャ
4G Turbo-V Intel FPGA IP は、ダウンリンク アクセラレータとアップリンク アクセラレータで構成されています。
4G ダウンリンク アクセラレータ
4G ターボ ダウンリンク アクセラレータは、コード ブロック CRC アタッチメント ブロックと、ターボ エンコーダー (Intel Turbo FPGA IP) およびレート マッチャーで構成されます。 入力データは 8 ビット幅で、出力データは 24 ビット幅です。 レート マッチャーは、XNUMX つのサブブロック インターリーバー、ビット セレクター、およびビット コレクターで構成されます。
4G ダウンリンク アクセラレータは、8 ビット並列 CRC 計算アルゴリズムを使用したコード ブロック CRC アタッチメントを実装します。 CRC 接続ブロックへの入力は 8 ビット幅です。 通常モードでは、CRC ブロックへの入力数は k-24 です。ここで、k はサイズ インデックスに基づくブロック サイズです。 追加の 24 ビットの CRC シーケンスは、CRC 接続ブロック内のデータの受信コード ブロックに接続され、Turbo エンコーダに渡されます。 CRC バイパス モードでは、入力の数は、Turbo エンコーダ ブロックに渡される 8 ビット幅の k サイズです。
ターボ エンコーダーは、並列連結された畳み込みコードを使用します。 畳み込みエンコーダは情報シーケンスをエンコードし、別の畳み込みエンコーダは情報シーケンスのインターリーブ バージョンをエンコードします。 ターボ エンコーダーには、8 つの 24 ステート構成畳み込みエンコーダーと 1 つのターボ コード内部インターリーバーがあります。 Turbo エンコーダーの詳細については、Turbo IP コア ユーザー ガイドを参照してください。 レート マッチャーは、トランスポート ブロック内のビット数を、IP がその割り当てで送信するビット数と一致させます。 レート マッチャの入力と出力は 2 ビットです。 IP は、各コード ブロックのターボ符号化トランスポート チャネルのレート マッチングを定義します。 レート・マッチャーは、サブブロック・インターリーバー、ビット・コレクター、およびビット・セレクターで構成されます。 ダウンリンク アクセラレータは、ターボ コーディングからの出力ストリームごとにインターリーブされるサブブロックを設定します。 ストリームには、メッセージ ビット ストリーム、第 24 パリティ ビット ストリーム、および第 XNUMX パリティ ビット ストリームが含まれます。 インターリーブされたサブブロックの入力と出力は XNUMX ビット幅です。 ビット コレクターは、サブブロック インターリーバーからのストリームを結合します。 このブロックには、以下を格納するバッファが含まれています。
- インターリーブされたサブブロックからのメッセージとフィラー イネーブル ビット。
- サブブロックは、パリティ ビットとそれぞれのフィラー ビットをインターリーブしました。
ビットコレクター
4G チャネル アップリンク アクセラレータ
4G ターボ アップリンク アクセラレータは、サブブロック デインターリーバーとターボ デコーダー (Intel Turbo FPGA IP) で構成されます。
デインターリーバーは、最初の XNUMX つのブロックが対称で、XNUMX 番目のブロックが異なる XNUMX つのブロックで構成されます。
Ready 信号のレイテンシは 0 です。
デインターリーバー
サブブロック デインターリーバーのバイパス モードをオンにすると、IP は連続した場所のメモリ ブロックにデータを書き込むときにデータを読み取ります。 IP は、インターリーブなしでデータを書き込むときにデータを読み取ります。 サブブロック デインターリーバへの入力データ数はバイパス モードで K_π であり、出力データ長は k サイズ (k は cb_size_index 値に基づくコード ブロック サイズ) です。 サブブロック デインターリーバーの出力データのレイテンシは、入力ブロック サイズ K_π に依存します。 入力データの K_π コード ブロック サイズを書き込んだ後でのみ、IP はデータを読み取ります。 したがって、出力のレイテンシには書き込み時間も含まれます。 サブブロック インターリーバー出力データのレイテンシは K_π+17 です。 ターボ デコーダは、s に基づいて、最も可能性の高い送信シーケンスを計算します。ampそれが受け取るファイル。 詳細な説明については、Turbo Core IP ユーザー ガイドを参照してください。 エラー訂正コードのデコードは、さまざまな畳み込みコードの確率の比較です。 ターボ デコーダーは、反復的に動作する XNUMX つのシングル ソフトイン ソフトアウト (SISO) デコーダーで構成されます。 最初の (上位のデコーダー) の出力が XNUMX 番目のデコーダーに供給され、Turbo デコードの反復が形成されます。 インターリーバー ブロックとデインターリーバー ブロックは、このプロセスでデータを並べ替えます。
関連情報
Turbo IP コア ユーザーガイド
4G Turbo-V の信号とインターフェース
ダウンリンク アクセラレータ
ダウンリンク アクセラレータ信号
| 信号名 | 方向 | ビット幅 | 説明 |
| クリック | 入力 | 1 | 300 MHz クロック入力。 すべての Turbo-V IP インターフェイス信号は、このクロックに同期しています。 |
| リセット_n | 入力 | 1 | IP 全体の内部ロジックをリセットします。 |
| シンク_有効 | 入力 | 1 | sink_data のデータが有効な場合にアサートされます。 sink_valid がアサートされていない場合、sink_valid が再度アサートされるまで IP は処理を停止します。 |
| シンク_データ | 入力 | 8 | 通常、転送される情報の大部分を運びます。 |
| シンクソップ | 入力 | 1 | 着信パケットの開始を示します |
| シンク_eop | 入力 | 1 | 着信パケットの終わりを示します |
| シンク_準備完了 | 出力 | 1 | IP がいつデータを受け入れることができるかを示します |
| シンクエラー | 入力 | 2 | 現在のサイクルで転送されたデータに影響するエラーを示す XNUMX ビット マスク。 |
| Crc_enable | 入力 | 1 | CRC ブロックを有効にします |
| Cb_size_index | 入力 | 8 | 入力コード ブロック サイズ K |
| シンク_rm_out_size | 入力 | 20 | E に対応するレート マッチャーの出力ブロック サイズ。 |
| シンクコードブロック | 入力 | 15 | 現在のコード ブロックのソフト バッファ サイズ NCCB |
| シンク_rv_idx | 入力 | 2 | 冗長バージョン インデックス (0,1,2、3、XNUMX または XNUMX) |
| シンク_rm_バイパス | 入力 | 1 | レート マッチャーでバイパス モードを有効にします。 |
| シンクフィラービット | 入力 | 6 | IP がコード ブロック セグメンテーションを実行するときに IP が送信側で挿入するフィラー ビットの数。 |
| ソース有効 | 出力 | 1 | 出力する有効なデータがある場合、IP によってアサートされます。 |
| 続き… | |||
| 信号名 | 方向 | ビット幅 | 説明 |
| ソースデータ | 出力 | 24 | 転送される情報の大部分を運びます。 この情報は、valid がアサートされている場合に使用できます。 |
| ソース_SOP | 出力 | 1 | パケットの始まりを示します。 |
| ソース_eop | 出力 | 1 | パケットの終わりを示します。 |
| ソース準備完了 | 入力 | 1 | レディ信号がアサートされた時点でデータ受信が有効になります。 |
| ソースエラー | 出力 | 2 | ソース側で Avalon-ST プロトコル違反を示す Turbo Encoder から伝搬されるエラー信号
• 00: エラーなし • 01: パケットの開始がありません • 10: パケットの終わりがありません • 11: 予期しないパケットの終了 他のタイプのエラーも 11 としてマークされる場合があります。 |
| ソースブロックサイズ | 出力 | 13 | 出力コード ブロック サイズ K |
アップリンク アクセラレータ インターフェイス
アップリンク アクセラレータ信号
| 信号 | 方向 | ビット幅 | 説明 |
| クリック | 入力 | 1 | 300 MHz クロック入力。 すべての Turbo-V IP インターフェイス信号は、このクロックに同期しています。 |
| リセット_n | 入力 | 1 | 入力クロック信号のリセット |
| シンク_有効 | 入力 | 1 | Avalon ストリーミング入力有効 |
| シンク_データ | 入力 | 24 | Avalon ストリーミング入力データ |
| シンクソップ | 入力 | 1 | Avalon ストリーミング入力パケットの開始 |
| シンク_eop | 入力 | 1 | Avalon ストリーミング入力パケットの終わり |
| 続き… | |||
| 信号 | 方向 | ビット幅 | 説明 |
| シンク_準備完了 | 入力 | 1 | Avalon ストリーミング入力準備完了 |
| conf_valid | 入力 | 1 | 入力構成コンジット有効 |
| cb_size_index | 入力 | 8 | ブロック サイズ反復インデックス |
| max_iteration | 入力 | 5 | 最大反復 |
| rm_bypass | 入力 | 1 | バイパスモードを有効にします |
| sel_CRC24A | 入力 | 1 | 現在のデータ ブロックに必要な CRC のタイプを指定します。
• 0: CRC24A • 1: CRC24B |
| conf_ready | 入力 | 1 | 入力構成コンジットの準備完了 |
| ソース有効 | 出力 | 1 | Avalon ストリーミング出力有効 |
| ソースデータ | 出力 | 16 | Avalon ストリーミング出力データ |
| ソース_SOP | 出力 | 1 | Avalon ストリーミング出力パケットの開始 |
| ソース_eop | 出力 | 1 | Avalon ストリーミング出力パケットの終わり |
| ソースエラー | 出力 | 2 | ソース側の Avalon ストリーミング プロトコル違反を示すエラー信号:
• 00: エラーなし • 01: パケットの開始がありません • 10: パケットの終わりがありません • 11: 予期しないパケットの終了 他のタイプのエラーも 11 としてマークされる場合があります。 |
| ソース準備完了 | 出力 | 1 | Avalon ストリーミング出力準備完了 |
| CRC_type | 出力 | 1 | 現在のデータ ブロックに使用された CRC のタイプを示します。
• 0: CRC24A • 1: CRC24B |
| ソースブロックサイズ | 出力 | 13 | 発信ブロック サイズを指定します |
| CRC_pass | 出力 | 1 | CRC が成功したかどうかを示します。
• 0: 失敗 • 1: 合格 |
| ソースイター | 出力 | 5 | ターボ デコーダが現在のデータ ブロックの処理を停止するまでの半反復回数を示します。 |
DSP Intel FPGA IP の Avalon ストリーミング インターフェイス
Avalon ストリーミング インターフェイスは、ソース インターフェイスからシンク インターフェイスへのデータ転送用の標準的で柔軟なモジュラー プロトコルを定義します。 入力インターフェイスは Avalon ストリーミング シンクで、出力インターフェイスは Avalon ストリーミング ソースです。 Avalon ストリーミング インターフェイスは、複数のチャネル間でインターリーブされたパケットによるパケット転送をサポートします。 Avalon ストリーミング インターフェイス信号は、チャネルやパケット境界の知識がなくても、単一のデータ ストリームをサポートする従来のストリーミング インターフェイスを記述することができます。 このようなインターフェイスには通常、データ、準備完了、および有効な信号が含まれます。 Avalon ストリーミング インターフェイスは、複数のチャネルにわたってパケットがインターリーブされるバーストおよびパケット転送用のより複雑なプロトコルもサポートできます。 Avalon ストリーミング インターフェイスは本質的にマルチチャネル設計を同期するため、複雑な制御ロジックを実装する必要なく、効率的な時分割実装を実現できます。 Avalon ストリーミング インターフェイスはバックプレッシャをサポートしています。バックプレッシャは、シンクがソースにデータの送信を停止するよう信号を送ることができるフロー制御メカニズムです。 シンクは通常、FIFO バッファーがいっぱいになったとき、または出力で輻輳が発生したときに、バックプレッシャーを使用してデータの流れを停止します。
関連情報
Avalon インターフェース仕様
4G Turbo-V タイミング図
コードブロック 40 を使用した書き込みロジックのタイミング図
IP：
- ヌルの 20 ビットを列 0 から 19 に配置し、列 20 からデータ ビットを書き込みます。
- 44 クロック サイクルで 6 ビットすべてをメモリに書き込みます。
- トレリス終端ビットを列 28 ～ 31 に書き込みます。
- 行ごとに書き込みアドレスをインクリメントします。
- 一度に 8 個の個々の RAM のライト イネーブル信号を生成します。
IP はフィラー ビットを RAM に書き込みません。 代わりに、IP はフィルター ビットのプレース ホルダーを RAM に残し、読み取りプロセス中に NULL ビットを出力に挿入します。 最初の書き込みは 20 列目から始まります。
コードブロック 40 を使用した読み取りロジックのタイミング図
読み取りごとに、8 クロック サイクルで 8 ビットが表示されますが、有効なのは XNUMX ビットのみです。 IP は、これら XNUMX つのビットをシフト レジスタに書き込みます。 IP が XNUMX ビットを形成すると、それらを出力インターフェイスに送信します。
コードブロック 6144 を使用した書き込みロジックのタイミング図
フィラー ビットは列 0 ～ 27 で、データ ビットは列 28 です。IP は次のとおりです。
- 6,148 クロック サイクルで 769 ビットすべてをメモリに書き込みます。
- トレリス終端ビットを列 28 ～ 31 に書き込みます。
- 行ごとに書き込みアドレスをインクリメントします。
- 一度に 8 個の個々の RAM に対して生成されるライト イネーブル信号を生成します。
IP はフィラー ビットを RAM に書き込みません。 代わりに、IP はフィルター ビットのプレース ホルダーを RAM に残し、読み取りプロセス中に NULL ビットを出力に挿入します。 最初の書き込みはカラム 28 から始まります。
コードブロック 6144 を使用した読み取りロジックのタイミング図
読み取り側では、各読み取りで 8 ビットが与えられます。 193 行目を読み取る間、IP は 8 ビットを読み取りましたが、有効なビットは XNUMX つだけです。 IP はシフト レジスタで XNUMX ビットを形成し、次の列から読み取ることによってそれらを送信します。
入力タイミング図
出力タイミング図
4G Turbo-V のレイテンシとスループット
待ち時間は、入力の最初のパケット SOP から出力の最初のパケット SOP までの間で測定されます。 処理時間は、入力された最初のパケット SOP から出力された最後のパケット EOP までの間で測定されます。
ダウンリンク アクセラレータ
スループットは、準備が整ったときに IP がダウンリンク アクセラレータに入力を送信できるレートです。
ダウンリンク アクセラレータのレイテンシ、処理時間、およびスループット
Kサイズ最大6,144、Eサイズ最大11,522。 13 個のコード ブロックについて測定された処理時間。 クロック速度は 300 MHz です。
| K | E | レイテンシー | 処理時間 | 入力スループット | ||
| （サイクル） | （私たち） | （サイクル） | （私たち） | （％） | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
レイテンシーと処理時間の計算
- 図は、レイテンシ、処理時間、およびスループットを計算する手順を示しています。
K サイズとレイテンシ
K サイズとレイテンシ
- k=40～1408
アップリンク アクセラレータの遅延と処理時間
- 最大反復回数あり = 6. クロック速度は 300 MHz です。
K E レイテンシー 処理時間 （サイクル） （私たち） （サイクル） （私たち） 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
アップリンク アクセラレータの遅延と処理時間
- 最大反復回数 = 8
| K | E | レイテンシー | 処理時間 | ||
| （サイクル） | （私たち） | （サイクル） | （私たち） | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| 続き… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K サイズとレイテンシ
- max_iter=6 の場合
図 19. K サイズと処理時間の関係
- max_iter=6 の場合
K サイズとレイテンシ
- max_iter=8 の場合
K サイズと処理時間
- max_iter=8 の場合
4G Turbo-V Intel FPGA IP ユーザーガイドの文書改訂履歴
| 日付 | IPバージョン | インテル Quartus Prime ソフトウェアのバージョン | 変更点 |
| 2020.11.18 | 1.0.0 | 20.1 | のテーブルを削除しました 4G Turbo-V のパフォーマンスとリソース使用率 |
| 2020.06.02 | 1.0.0 | 20.1 | 初回リリース。 |
インテルコーポレーション。 全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。 インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。 インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。
ドキュメント / リソース
 |
インテル 4G Turbo-V FPGA IP [pdf] ユーザーガイド 4G Turbo-V FPGA IP、4G Turbo-V、FPGA IP |
