25G イーサネット Intel® FPGA IP リリースノート
ユーザーガイド
25G イーサネット Intel FPGA IP リリースノート (Intel Agilex デバイス)
Intel® FPGA IP のバージョンは、v19.1 までは Intel Quartus® Prime Design Suite ソフトウェアのバージョンと一致します。Intel Quartus Prime Design Suite ソフトウェア バージョン 19.2 以降では、Intel FPGA IP に新しいバージョン管理スキームが採用されています。
インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
1.1. 25G イーサネット Intel FPGA IP v1.0.0
表 1. v1.0.0 2022.09.26
| インテル Quartus Prime バージョン | 説明 | インパクト |
| 22.3 | Intel Agilex™ F-tile デバイス ファミリーのサポートが追加されました。 • 25G の速度レートのみがサポートされます。 • 1588 高精度時間プロトコルはサポートされていません。 |
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ISO
9001:2015
登録済み
25G イーサネット Intel FPGA IP リリースノート (Intel Stratix 10 デバイス)
特定の IP バージョンにリリース ノートがない場合、そのバージョンでは IP に変更はありません。v18.1 までの IP アップデート リリースの詳細については、Intel Quartus Prime Design Suite アップデート リリース ノートを参照してください。
Intel FPGA IPバージョンは、v19.1まではIntel Quartus Prime Design Suiteソフトウェアバージョンと一致します。Intel Quartus Prime Design Suiteソフトウェアバージョン19.2以降では、Intel
FPGA IP には新しいバージョン管理スキームがあります。
インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
関連情報
- インテル Quartus Prime Design Suite アップデートのリリースノート
- 25G イーサネット Intel Stratix®10 FPGA IP ユーザーガイド アーカイブ
- 25G イーサネット Intel Stratix® 10 FPGA IP デザイン Exampユーザーガイドのアーカイブ
- ナレッジベース内の 25G イーサネット Intel FPGA IP のエラッタ
2.1. 25G イーサネット Intel FPGA IP v19.4.1
表 2. v19.4.1 2020.12.14
| インテル Quartus Prime バージョン | 説明 | インパクト |
| 20.4 | VLAN フレームの長さチェックの更新: • 以前のバージョンの 25G Ethernet Intel FPGA IP では、次の条件が満たされると、オーバーサイズ フレーム エラーがアサートされます。 1.VLAN a. VLAN 検出が有効になっています。 b. IP は、最大 TX/RX フレーム長に 1 ～ 4 オクテットを加えた長さのフレームを送受信します。 2. SVLAN a. SVLAN 検出が有効になっています。 b. IP は、最大 TX/RX フレーム長に 1 ～ 8 オクテットを加えた長さのフレームを送受信します。 • このバージョンでは、この動作を修正するために IP が更新されました。 |
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| 存在しないアドレスへの読み取り中に Avalon メモリマップ タイムアウトが発生しないように、status_* インターフェイスへの Avalon® メモリマップ インターフェイス アクセスを更新しました。 • 以前のバージョンの 25G Ethernet Intel FPGA IP では、Avalon メモリマップド インターフェイスが status_* インターフェイス上の存在しないアドレスを読み取ると、Avalon メモリマップド マスターの要求がタイムアウトするまで status_waitrequest がアサートされていました。この問題は修正され、存在しないアドレスにアクセスしたときに waitrequest が保持されなくなりました。 |
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| RS-FEC 対応バリアントでは、100% のスループットがサポートされるようになりました。 | — |
2.2. 25G イーサネット Intel FPGA IP v19.4.0
表 3. v19.4.0 2019.12.16
| インテル Quartus Prime バージョン | 説明 | インパクト |
| 19.4 | rx_am_lock の動作の変更: • 以前のバージョンの 25G Ethernet Intel FPGA IP では、rx_am_lock 信号はすべてのバリアントで rx_block_lock と同じように動作します。 • このバージョンでは、IP の RSFEC 対応バリアントの場合、アライメント ロックが達成されると rx_am_lock がアサートされるようになりました。RSFEC 非対応バリアントの場合、rx_am_lock は rx_block_lock と同じように動作します。 |
インターフェイス信号 rx_am_lock は、RSFEC 対応バリアントでは以前のバージョンとは異なる動作をします。 |
| RX MAC パケット開始を更新しました: • 以前のバージョンでは、RX MAC はパケットの開始を判断するために START 文字のみをチェックしていました。 • このバージョンでは、RX MAC は、デフォルトで START 文字に加えて、受信パケットのフレーム区切り文字の開始 (SFD) もチェックするようになりました。 • プリアンブル パススルー モードが有効になっている場合、MAC はカスタム プリアンブルを許可するために START 文字のみをチェックします。 |
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| プリアンブル チェックを有効にする新しいレジスタを追加しました: • RX MACレジスタでは、オフセット0x50A [4]のレジスタに1を書き込むことで、プリアンブルチェックを有効にすることができます。このレジスタは、プリアンブルパススルーが有効な場合、「don't care」になります。 |
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2.3. 25G イーサネット Intel FPGA IP v19.3.0
表 4. v19.3.0 2019.09.30
| インテル Quartus Prime バージョン | 説明 | インパクト |
| 19.3 | MAC+PCS+PMA バリアントの場合、トランシーバー ラッパー モジュール名が動的に生成されるようになりました。これにより、システムで IP の複数のインスタンスが使用されている場合に、不要なモジュールの衝突が防止されます。 | — |
2.4. 25G イーサネット Intel FPGA IP v19.2.0
表 5. v19.2.0 2019.07.01
| インテル Quartus Prime バージョン | 説明 | インパクト |
| 19.2 | 設計例amp25G イーサネット Intel FPGA IP 用: • Intel Stratix® 10 デバイスのターゲット開発キット オプションを、Intel Stratix 10 L-Tile GX トランシーバー シグナル インテグリティ開発キットから Intel Stratix 10 10 GX シグナル インテグリティ L-Tile (製品版) に更新しました。 開発キット。 |
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2.5. 25G イーサネット Intel FPGA IP v19.1
表6. v19.1 2019年XNUMX月
| 説明 | インパクト |
| 新しい機能を追加しました - RX PMA 適応の適応モード: • 新しいパラメータを追加しました - RX PMA CTLE/DFE モードの自動適応トリガーを有効にします。 |
これらの変更はオプションです。IP コアをアップグレードしない場合、この新しい機能は利用できません。 |
| Intel Quartus Prime Pro Edition ソフトウェアの Intel ブランド変更に従い、Enable Altera Debug Master Endpoint (ADME) パラメータの名前を Enable Native PHY Debug Master Endpoint (NPDME) に変更しました。Intel Quartus Prime Standard Edition ソフトウェアでは、Enable Altera Debug Master Endpoint (ADME) が引き続き使用されます。 | — |
2.6. 25G イーサネット Intel FPGA IP v18.1
表7. バージョン18.1 2018年XNUMX月
| 説明 | インパクト |
| 新しい機能「選択的 PMA」を追加しました: • 新しいパラメータ「コアバリアント」を追加しました。 |
これらの変更はオプションです。IP コアをアップグレードしない場合、これらの新機能は利用できません。 |
| • 1588 高精度時間プロトコル インターフェイスの新しい信号、latency_sclk を追加しました。 | |
| 設計例amp25G イーサネット Intel FPGA IP 用: Intel Stratix 10 デバイスのターゲット開発キット オプションの名前を、Stratix 10 GX FPGA 開発キットから Stratix 10 L-Tile GX トランシーバー シグナル インテグリティ開発キットに変更しました。 |
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関連情報
- 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド
- 25G イーサネット Intel Stratix 10 FPGA IP デザイン Exampユーザーガイド
- ナレッジ ベース内の 25G イーサネット IP コアのエラッタ
2.7. 25G イーサネット Intel FPGA IP v18.0
表 8. バージョン 18.0 2018 年 XNUMX 月
| 説明 | インパクト |
| Intel Stratix 10 デバイスの初期リリース。 | — |
2.8. 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド アーカイブ
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| インテル Quartus Prime バージョン | IP コア バージョン | ユーザーガイド |
| 20.3 | 19.4.0 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
| 20.1 | 19.4.0 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
| 19.4 | 19.4.0 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
| 19.3 | 19.3.0 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
| 19.2 | 19.2.0 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
| 19.1 | 19.1 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
| 18.1 | 18.1 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
| 18.0 | 18.0 | 25G イーサネット Intel Stratix 10 FPGA IP ユーザーガイド |
2.9. 25G イーサネット Intel Stratix 10 FPGA IP デザイン例ampユーザーガイドのアーカイブ
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| インテル Quartus Prime バージョン | IP コア バージョン | ユーザーガイド |
| 19.1 | 19.1 | 25G イーサネット Intel Stratix 10 FPGA IP デザイン Exampユーザーガイド |
| 18.1 | 18.1 | 25G イーサネット Intel Stratix 10 FPGA IP デザイン Exampユーザーガイド |
| 18.0 | 18.0 | 25G イーサネット Intel Stratix 10 FPGA IP デザイン Exampユーザーガイド |
25G イーサネット Intel FPGA IP リリースノート (Intel Arria 10 デバイス)
特定の IP バージョンにリリース ノートがない場合、そのバージョンでは IP に変更はありません。v18.1 までの IP アップデート リリースの詳細については、Intel Quartus Prime Design Suite アップデート リリース ノートを参照してください。
Intel FPGA IP のバージョンは、v19.1 までは Intel Quartus Prime Design Suite ソフトウェアのバージョンと一致します。Intel Quartus Prime Design Suite ソフトウェア バージョン 19.2 以降では、Intel FPGA IP に新しいバージョン管理スキームが採用されています。
インテル FPGA IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアの各バージョンで変わる可能性があります。 変更:
- X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
- Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
- Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。
関連情報
- インテル Quartus Prime Design Suite アップデートのリリースノート
- 25G イーサネット Intel Arria® 10 FPGA IP ユーザーガイド
- 25G イーサネット Intel Arria® 10 FPGA IP デザイン Exampユーザーガイド
- ナレッジベース内の 25G イーサネット Intel FPGA IP のエラッタ
3.1. 25G イーサネット Intel FPGA IP v19.4.1
表 9. v19.4.1 2020.12.14
| インテル Quartus プライム版 | 説明 | インパクト |
| 20.4 | VLAN フレームの長さチェックの更新: • 以前のバージョンの 25G Ethernet Intel FPGA IP では、次の条件が満たされると、オーバーサイズ フレーム エラーがアサートされます。 1.VLAN a. VLAN 検出が有効になっています。 b. IP は、最大 TX/RX フレーム長に 1 ～ 4 オクテットを加えた長さのフレームを送受信します。 2. SVLAN a. SVLAN 検出が有効になっています。 b. IP は、最大 TX/RX フレーム長に 1 ～ 8 オクテットを加えた長さのフレームを送受信します。 • このバージョンでは、この動作を修正するために IP が更新されました。 |
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| 存在しないアドレスへの読み取り中に Avalon メモリマップ タイムアウトが発生しないように、status_* インターフェイスへの Avalon メモリマップ インターフェイス アクセスを更新しました。 • status_* インターフェイスで存在しないアドレスにアクセスされた場合、IP が更新され、waitrequest がアサート解除されます。 |
3.2. 25G イーサネット Intel FPGA IP v19.4.0
表 10. v19.4.0 2019.12.16
| インテル Quartus Prime バージョン | 説明 | インパクト |
| 19.4 | rx_am_lock の動作の変更: • 以前のバージョンの 25G Ethernet Intel FPGA IP では、rx_am_lock 信号はすべてのバリアントで rx_block_lock と同じように動作します。 • このバージョンでは、IP の RSFEC 対応バリアントの場合、アライメント ロックが達成されると rx_am_lock がアサートされるようになりました。RSFEC 非対応バリアントの場合、rx_am_lock は rx_block_lock と同じように動作します。 |
インターフェイス信号 rx_am_lock は、RSFEC 対応バリアントでは以前のバージョンとは異なる動作をします。 |
| RX MAC パケット開始を更新しました: • 以前のバージョンでは、RX MAC はパケットの開始を判断するために START 文字のみをチェックしていました。 • このバージョンでは、RX MAC は、デフォルトで START 文字に加えて、受信パケットのフレーム区切り文字の開始 (SFD) もチェックするようになりました。 • プリアンブル パススルー モードが有効になっている場合、MAC はカスタム プリアンブルを許可するために START 文字のみをチェックします。 |
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| プリアンブル チェックを有効にする新しいレジスタを追加しました: • RX MACレジスタでは、オフセット0x50A [4]のレジスタに1を書き込むことで、プリアンブルチェックを有効にすることができます。このレジスタは、プリアンブルパススルーが有効な場合、「don't care」になります。 |
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3.3. 25G イーサネット Intel FPGA IP v19.1
表11. v19.1 2019年XNUMX月
| 説明 | インパクト |
| Intel Quartus Prime Pro Edition ソフトウェアの Intel ブランド変更に従い、Enable Altera Debug Master Endpoint (ADME) パラメータの名前を Enable Native PHY Debug Master Endpoint (NPDME) に変更しました。Intel Quartus Prime Standard Edition ソフトウェアでは、Enable Altera Debug Master Endpoint (ADME) が引き続き使用されます。 | — |
3.4. 25G イーサネット IP コア v17.0
表 12. バージョン 17.0 2017 年 XNUMX 月
| 説明 | インパクト |
| 統計レジスタを読み取るためのシャドウ機能を追加しました。 • TX 統計レジスタで、オフセット 0x845 の CLEAR_TX_STATS レジスタを新しい CNTR_TX_CONFIG レジスタに置き換えました。新しいレジスタは、すべての TX 統計レジスタをクリアするビットにシャドウ要求とパリティ エラー クリア ビットを追加します。オフセット 0x846 に新しい CNTR_RX_STATUS レジスタを追加しました。これには、シャドウ要求のパリティ エラー ビットとステータス ビットが含まれます。 • RX統計レジスタで、オフセット0x945のCLEAR_RX_STATSレジスタを新しいCNTR_RX_CONFIGレジスタに置き換えました。新しいレジスタは、ビットにシャドウ要求とパリティエラークリアビットを追加します。 すべてのTX統計レジスタをクリアします。オフセット0x946に新しいCNTR_TX_STATUSレジスタを追加しました。これには シャドウ要求のパリティ エラー ビットおよびステータス ビット。 |
新しい機能により、統計カウンタの読み取りの信頼性が向上します。統計カウンタを読み取るには、まずそのレジスタ セット (RX または TX) のシャドウ要求ビットを設定し、次にレジスタのスナップショットから読み取ります。シャドウ機能が有効な間は読み取り値の増加は停止しますが、基礎となるカウンタは増加し続けます。要求をリセットすると、カウンタは累積値を再開します。さらに、新しいレジスタ フィールドには、パリティ エラー ステータスとクリア ビットが含まれます。 |
| RS-FECアライメントマーカーフォーマットを修正し、IEEE 108byの最終版802.3条に準拠しました。 仕様。以前はRS-FEC機能はIEEEの25G/50Gコンソーシアムスケジュール3に準拠していました。 仕様の最終決定。 |
RX RS-FEC は、古いアライメント マーカーと新しいアライメント マーカーの両方を検出してロックするようになりましたが、TX RS-FEC は新しい IEEE アライメント マーカー形式のみを生成します。 |
関連情報
- 25G イーサネット IP コア ユーザー ガイド
- ナレッジ ベース内の 25G イーサネット IP コアのエラッタ
3.5. 25G イーサネット IP コア v16.1
表13. バージョン16.1 2016年XNUMX月
| 説明 | インパクト |
| インテル FPGA IP ライブラリーの初期リリース。 | — |
関連情報
- 25G イーサネット IP コア ユーザー ガイド
- ナレッジ ベース内の 25G イーサネット IP コアのエラッタ
3.6. 25G イーサネット Intel Arria® 10 FPGA IP ユーザーガイド アーカイブ
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| インテル Quartus Prime バージョン | IPバージョン | ユーザーガイド |
| 20.3 | 19.4.0 | 25G イーサネット Intel Arria® 10 FPGA IP ユーザーガイド |
| 19.4 | 19.4.0 | 25G イーサネット Intel Arria 10 FPGA IP ユーザーガイド |
| 17.0 | 17.0 | 25G イーサネット Intel Arria 10 FPGA IP ユーザーガイド |
3.7. 25G イーサネット Intel Arria 10 FPGA IP デザイン例ampユーザー ガイドアーカイブ
IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| インテル Quartus Prime バージョン | IP コア バージョン | ユーザーガイド |
| 16.1 | 16.1 | 25G イーサネット設計例ampユーザーガイド |
25G イーサネット Intel® FPGA IP リリースノート
オンライン版
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ID: 683067
バージョン: 2022.09.26
ドキュメント / リソース
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