ALINX AC7Z020 ZYNQ7000 FPGA 開発ボードユーザーマニュアル

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1 ALINX AC7Z020 ZYNQ7000 FPGA 開発ボード

2 製品情報

ALINX AC7Z020 ZYNQ7000 FPGA 開発ボード

製品情報

ZYNQ7000 FPGA 開発ボードは、ZYNQ7 シリーズの一部である XC100Z1-400CLG7000I チップを搭載した開発ボードです。最大 9MHz のクロック速度を備えた ARM デュアルコア CortexA800 ベースのアプリケーションプロセッサ、256KB のオンチップ RAM、16/32 ビット DDR2、DDR3 インターフェイスをサポートする外部ストレージインターフェイスを備えています。このボードには、2.0 つのギガビット NIC サポート、2.0 つの USB2 OTG インターフェイス、2 つの CAN2B バスインターフェイス、2 つの SD カード、SDIO、MMC 互換コントローラ、4 つの SPI、32 つの UART、7 つの I010C インターフェイス、および 41 ペアの 128 ビット GPIO も備えています。このボードには、合計容量 16MB とデータバス幅 107 ビットの Micron の MT3K256M32TW-XNUMX DDRXNUMX チップを XNUMX つ使用するコアボード (ACXNUMXZXNUMX) が搭載されています。ボードにはユーザー LED、ユーザーキー、拡張ヘッダー、J も備わっています。TAG デバッグポートと電源。

製品使用説明書

ZYNQ7000 FPGA 開発ボードを使用するには、次の手順に従います。

電源をボードに接続します。
USB ケーブルを使用してボードをコンピュータに接続します。

ボードに必要なドライバーをコンピューターにインストールします。
ソフトウェア開発環境を開き、新しいプロジェクトを作成します。

ZYNQ7000 FPGA 開発ボードを使用するようにプロジェクト設定を構成します。
コードを記述してコンパイルします。
J を使用してコンパイルされたコードをボードにアップロードします。TAG デバッグポート。

ボード上でコードをテストします。

注記： ボードの機能と使用方法の詳細については、ユーザーマニュアルを参照してください。

バージョンレコード

バージョン	日付	リリース者	説明
改訂1.0	2019-12-15	レイチェル・チョウ	最初のリリース

AC7Z010コアボード

AC7Z010コアボードの紹介

AC7Z010（コアボードモデル、以下と同じ）FPGAコアボード、ZYNQチップは、ザイリンクスのZYNQ7シリーズのXC010Z1-400CLG7000Iをベースにしています。 ZYNQチップのPSシステムは、9つのARM CortexTM-AXNUMXプロセッサ、AMBA®インターコネクト、内部メモリ、外部メモリインターフェイス、および周辺機器を統合しています。 ZYNQチップのFPGAには、プログラマブルロジックセル、DSP、および内部RAMが豊富に含まれています。

このコアボードは、41つのMicronのMT128K16M107TW-3 DDR256チップを使用しており、それぞれの容量は32MBです。 3つのDDRチップが組み合わされて533ビットのデータバス幅を形成し、ZYNQとDDRXNUMX間のデータの読み取りおよび書き込みのクロック周波数は最大XNUMXMHzです。この構成は、システムの高帯域幅データ処理のニーズを満たすことができます
キャリアボードと接続するために、このコアボードの 48 つのボードツーボードコネクタは、PS 側の USB ポート、ギガビットイーサネットインターフェイス、SD カードスロット、およびその他の残りの MIO ポート (100 個) で拡張されます。 PL 側の BANK13 (AC7Z010 のみ)、BAN34、BANK35 のほぼすべての IO ポート (34) と同様に、BANK35 と BANK35 の IO レベルはキャリアボードを通じて提供され、さまざまなレベルのインターフェイスに対するユーザーの要件を満たすことができます。大量の IO を必要とするユーザーにとって、このコアボードは良い選択となるでしょう。また、IO 接続部分、ZYNQ チップからインターフェイスまでの等長かつ差動処理、コアボードのサイズはわずか 42 * XNUMX (mm) で、二次開発に非常に適しています。

ZYNQチップ

FPGA コアボード AC7Z010 は、Xilinx の Zynq7000 シリーズチップ、モジュール XC7Z010-1CLG400I を使用します。このチップの PS システムには、9 つの ARM Cortex™-A2 プロセッサ、AMBA® インターコネクト、内部メモリ、外部メモリインターフェイス、およびペリフェラルが統合されています。これらの周辺機器には、主に USB バスインターフェイス、イーサネットインターフェイス、SD/SDIO インターフェイス、I2C バスインターフェイス、CAN バスインターフェイス、UART インターフェイス、GPIO などが含まれます。PS は独立して動作し、電源オンまたはリセット時に起動できます。図 2-1-7000 は、ZYNQXNUMX チップの全体的なブロック図を詳しく示しています。

PS システム部分の主なパラメータは次のとおりです。

ARM デュアルコア CortexA9 ベースのアプリケーションプロセッサ、ARM-v7 アーキテクチャ、最大 800MHz
CPUあたり32KBレベル1の命令およびデータキャッシュ、512KBレベル2キャッシュ2CPU共有

オンチップブートROMと256KBオンチップRAM
外部ストレージインターフェイス、16/32ビットDDR2、DDR3インターフェイスをサポート
XNUMXギガビットNICのサポート：発散-集約DMA、GMII、RGMII、SGMIIインターフェース
それぞれ最大2.0ノードをサポートする12つのUSBXNUMXOTGインターフェイス

2.0つのCANXNUMXBバスインターフェース
XNUMX枚のSDカード、SDIO、MMC互換コントローラー
2つのSPI、2つのUART、2つのI2Cインターフェース
4ビットGPIOの32ペア、PSシステムIOとして54（32 + 22）、PLに接続された64
PS内およびPSからPLへの高帯域幅接続

PLロジック部分の主なパラメータは次のとおりです。

ロジックセル：28K
ルックアップテーブル（LUT）：17600
ビーチサンダル：35,200
18x25MACC: 80
ブロックRAM: 240KB
オンチップボリューム用のXNUMXつのADコンバータtage、温度検知および最大 17 個の外部差動入力チャンネル、1MBPS
XC7Z100-1CLG400I チップスピードグレードは -1、工業用グレード、パッケージは BGA400、ピンピッチは 0.8mm ZYNQ7000 シリーズの特定のチップモデル定義を図 2-2-2 に示します。

DDR3メモリ

FPGA コアボード AC7Z010 には、Micron DDR3 SDRAM チップ (合計 1GB) が 41 個搭載されており、モデル MT128K16M107TW-XNUMX (Hynix と互換性があります)
H5TQ2G63AFR-PBI)。 DDR3 SDRAM の合計バス幅は 32 ビットです。 DDR3 SDRAM は最大 533MHz (データレート 1066Mbps) で動作します。 DDR3 メモリシステムは、ZYNQ プロセッシングシステム (PS) の BANK 502 のメモリインターフェイスに直接接続されています。 DDR3 SDRAM の具体的な構成を以下の表 2-3-1 に示します。

ビット番号	チップモデル	容量	工場
U8、U9	MT41K128M16TW-107	256Mx16ビット	ミクロン

表 2-3-1: DDR3 SDRAM 構成

DDR3 のハードウェア設計では、シグナルインテグリティを厳密に考慮する必要があります。 DDR3の高速・安定動作を実現するため、回路設計やPCB設計において抵抗・終端抵抗の整合、配線インピーダンスの制御、配線長の制御などを十分に考慮しています。

DDR3 DRAM ピンの割り当て:

信号名	ZYNQピン名	ZYNQピン番号
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_リセット	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPIフラッシュ

FPGAコアボードAC7Z010には256MBitQuad-SPIFLASHチップが25つ搭載されており、フラッシュモデルはW256Q3.3FVEIで、XNUMXVCMOSvolを使用しています。tage標準。 QSPI FLASHは不揮発性であるため、システムのブートイメージを保存するためのシステムのブートデバイスとして使用できます。これらのイメージには主にFPGAビットが含まれます files、ARMアプリケーションコード、およびその他のユーザーデータ file秒。 QSPI FLASH の具体的なモデルと関連パラメータを表 2-4-1 に示します。

位置	モデル	容量	工場
15代	W25Q256FVEI	32Mバイト	ウィンボンド

表 2-4-1: QSPI フラッシュの仕様
QSPI FLASH は、ZYNQ チップの PS セクションにある BANK500 の GPIO ポートに接続されています。システム設計では、これらの PS ポートの GPIO ポート機能を QSPI FLASH インターフェイスとして設定する必要があります。図 2-4-1 は、回路図の QSPI フラッシュを示しています。

チップのピン割り当てを構成します。

信号名	ZYNQピン名	ZYNQピン番号
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

クロック構成

AC7Z010 コアボードは PS システムにアクティブクロックを提供するため、PS システムは独立して動作できます。
PS システムクロックソース
ZYNQ チップは、コアボード上の X33.333333 クリスタルを介して PS 部分に 1MHz クロック入力を提供します。クロック入力は、ZYNQ チップ BANK500 の PS_CLK_500 ピンに接続されています。その概略図を図 2-5-1 に示します。

クロックピンの割り当て:

信号名	ZYNQピン
PS_CLK_500	E7

電源
電源電圧tagAC7Z010コアボードのeはDC5Vで、キャリアボードを接続して供給されます。さらに、BANK34とBANK35の電力もキャリアボードを介して提供されます。コアボードの電源設計の概略図を図2-6-1に示します。

FPGA開発ボードは+5Vで駆動され、1.0つのDC /DC電源チップを介して+1.8V、+ 1.5V、+ 3.3V、+1.0Vの6つの電源に変換されます。 + 1.8Vの出力電流は1.5A、+ 3V、+ 3.3Vの出力電流は500A、+29Vの出力電流は4mAに達する可能性があります。 J34には、FPGABANK35およびBANK3.3に電力を供給するための34つのピンもあります。デフォルトは35Vです。ユーザーは、バックプレーンのVCCIO34とVCCIO35を変更することにより、BANK1.5とBANKXNUMXの電力を変更できます。 XNUMXVはVTTおよびVREFvolを生成しますtagTIのTPS3を介してDDR51206で必要とされます。次の表に、各配電の機能を示します。

電源	関数
+1.0V	ZYNQPSおよびPLセクションコアボリュームtage
+1.8V	ZYNQPSおよびPL部分補助ボリュームtage BANK501 IO ボリュームtage
+3.3V	ZYNQ バンク 0、バンク 500、QSIP フラッシュクロッククリスタル

+1.5V	DDR3、ZYNQ Bank501
VREF、VTT（+ 0.75V）	DDR3
VCCIO34 / 35	Bank34、Bank35

ZYNQ FPGA の電源にはパワーオンシーケンス要件があるため、回路設計ではチップの電力要件に従って設計しました。チップの正常な動作を保証するために、電源投入シーケンスは +1.0V->+1.8V->(+1.5V、+3.3V、VCCIO) の回路設計になっています。 BANK34、BANK35のレベル基準はキャリアボードが提供する電源によって決まるため、最高は3.3Vとなります。コアボードに VCCIO34 および VCCIO35 電力を供給するようにキャリアボードを設計する場合、電源投入シーケンスは + 5V より遅くなります。

AC7Z010コアボードのサイズ寸法

基板間コネクタのピン割り当て
コアボードには、合計120つの高速拡張ポートがあります。 29つの30ピンボード間コネクタ（J0.5 / J29）を使用してキャリアボードに接続します。ボードとボードのコネクタのPIN間隔は5mmで、そのうちJXNUMXはXNUMXV電源、VCCIO電源入力、一部のIO信号、およびJに接続されています。TAG 信号に接続され、J30 は残りの IO 信号と MIO に接続されます。 BANK34 と BANK35 の IO レベルは、コネクタの VCCIO 入力を調整することで変更できます。最高レベルは 3.3V を超えません。私たちが設計した AX7Z010 キャリアボードは、デフォルトで 3.3V です。 BANK13 の IO は、

ボードからボードコネクタへのピン割り当てJ29

J29ピン	信号名前	ZYNQピン番号	J29ピン	信号名	ZYNQピン番号
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	グランド	–	10	グランド	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	グランド	–	20	グランド	–
21	IO34_L10P	バージョン15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	20代	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	グランド	–	30	グランド	–
31	IO34_L9N	17代	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	19代	36	IO34_L3P	13代
37	IO34_L12P	18代	38	IO34_L3N	バージョン13
39	グランド	–	40	グランド	–
41	IO34_L14N	P20	42	IO34_L21N	バージョン18
43	IO34_L14P	20円	44	IO34_L21P	バージョン17
45	IO34_L16N	W20	46	IO34_L18P	バージョン16
47	IO34_L16P	バージョン20	48	IO34_L18N	W16
49	グランド	–	50	グランド	–
51	IO34_L22N	W19	52	IO34_L23P	17円
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	18円
59	グランド	–	60	グランド	–

61	IO34_L19N	R17	62	IO34_L11N	15代
63	IO34_L19P	R16	64	IO34_L11P	14代
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	グランド	–	70	グランド	–
71	IO34_L4P	バージョン12	72	IO34_L2N	12代
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	グランド	–	80	グランド	–
81	IO13_L13P	Y7	82	IO13_L21P	バージョン11
83	IO13_L13N	Y6	84	IO13_L21N	バージョン10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	グランド	–	90	グランド	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	グランド	–	100	グランド	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	10代
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	グランド	–	110	グランド	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

ボードからボードコネクタへのピン割り当てJ30

J30ピン	信号名	ZYNQピン番号	J30ピン	信号名	ジンクピン番号
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	グランド	T13	10	グランド	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	グランド	T13	20	グランド	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	グランド	T13	30	グランド	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	グランド	T13	40	グランド	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	グランド	T13	50	グランド	T13
51	IO35_L21N	16円	52	IO35_L11P	L16
53	IO35_L21P	15円	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	グランド	T13	60	グランド	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	グランド	T13	70	グランド	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	グランド	T13	80	グランド	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	グランド	T13	90	グランド	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	グランド	T13	100	グランド	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	グランド	T13	110	グランド	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7